JPH02119177A - Semiconductor memory device - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジスタ（以下
、ＩＧＦＥＴという）によって情報蓄積用キャパシタへ
の情報電荷の出し入れを制御するようにした１トランジ
スタ形式のセル構造を有する半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory having a one-transistor cell structure in which the input and output of information charges to and from an information storage capacitor is controlled by an insulated gate field effect transistor (hereinafter referred to as IGFET). Regarding equipment.
一般に、この種の半導体記憶装置は、その１つのメモリ
セルの等価回路を第１図に示しであるように、情報伝達
用のＩＧＦＥＴＱと、情報蓄積用キャパシタＣとからな
るメモリセルなワード線ＷＬ及びデジット線ＤＬの交叉
点に対応して多数個マトリクス状に配置することによっ
て構成され、第２図に示すようにワード線電圧ｖｗをＯ
ｖから所定の高電圧にすることによってキャパシタＣの
・清報電荷をＩＧＦＥＴＱを介してデジット線ＤＬに読
出し、１０”情報に対応したデジット線電圧■Ｄｏ又は
１”情報に対応したデジット線電圧ＶＤＩを得るように
なっている。そして、このような半導体記憶装置は、第
３図及び第４図に示すようにセンスアンプＳＡに接続さ
れる一対のデジット線ＤＬに対して各ワード線ＷＬがど
のように交叉するかとの観点から一交点方式のものと二
交点方式のものとに大別されるのが普通である。すなわ
ち、−交点方式のものは第３図に示すように１つのセン
スアンプＳＡに接続される一対のデジット線ＤＬＫ対し
て各ワード線ＷＬが１回しか交叉しないものであり、二
交点方式のものは１つのセンスアンプＳＡに接続される
一対のデジット線ＤＬに対して各ワード線ＷＬが２回交
叉するものである。Generally, in this type of semiconductor memory device, the equivalent circuit of one memory cell is shown in FIG. 1, and as shown in FIG. and a large number of digit lines DL arranged in a matrix corresponding to the intersection points of the word line voltage
By setting a predetermined high voltage from v to a predetermined high voltage, the refresh charge of the capacitor C is read out to the digit line DL via IGFETQ, and the digit line voltage Do corresponding to 10'' information or the digit line voltage VDI corresponding to 1'' information is read out. It is now possible to obtain Such a semiconductor memory device is developed from the viewpoint of how each word line WL intersects with a pair of digit lines DL connected to a sense amplifier SA, as shown in FIGS. 3 and 4. It is generally divided into two types: one-intersection type and two-intersection type. That is, in the -crossing point type, each word line WL crosses a pair of digit lines DLK connected to one sense amplifier SA only once, as shown in FIG. 3, and in the two-crossing point type, Each word line WL crosses a pair of digit lines DL connected to one sense amplifier SA twice.
上記のよ５なワード線−デジット線交叉配置は、当然に
セル配置及び周辺回路配置に影響を及ぼすものであり、
−交点方式の装置は二交点方式のものに比べてセル及び
周辺回路配置が複雑で、高密度高集積化に適さない欠点
がある。このため、最近の装置は殆ど二交点方式のもの
になっており、その代表的なセル構造は第５図及び第６
図に例示されている。The word line-digit line crossing arrangement described above naturally affects the cell arrangement and peripheral circuit arrangement.
-The intersection type device has the disadvantage that the cell and peripheral circuit arrangement is more complicated than the two-intersection type device, making it unsuitable for high-density and high-integration. For this reason, most recent devices are of the two-intersection type, and their typical cell structures are shown in Figures 5 and 6.
Illustrated in the figure.
第５図及び第６図は、従来の二交点方式の半導体記憶装
置のとなり合う一対のセルの構造を示すもので、これら
の図において、１０はＰ型シリコンからなる半導体基板
、１２は基板表面な選択酸化して形成した５ｉｎ１から
なる厚いフィールドオキサイド膜、１２Ｘはフィールド
オキサイド膜１・２にアクティブ領域形成用に設けた開
口部又はその輪郭を示すものである。アクティブ領域形
成用開口部１２Ｘ内の基板表面には熱酸化法により形成
された薄いシリコンオキサイドＪＩ［１２Ａ。5 and 6 show the structure of a pair of cells adjacent to each other in a conventional two-intersection type semiconductor memory device. In these figures, 10 is a semiconductor substrate made of P-type silicon, and 12 is a substrate surface. A thick field oxide film of 5 in 1 size formed by selective oxidation, 12X indicates an opening provided in the field oxide films 1 and 2 for forming an active region or its outline. A thin silicon oxide JI [12A] is formed on the substrate surface within the active region forming opening 12X by a thermal oxidation method.
１２Ｂ、１２ａ、１２ｂが配置されている。シリコンオ
キサイド膜１２Ａ、１２Ｂはそれぞれ第１及び第２の情
報蓄積用キャパシタの誘電媒体として作用するものであ
り、シリコンオキサイド膜１２ａ、１２ｂはそれぞれ第
１及び第２のＩＧＦＥＴのゲート絶縁膜として作用する
ものである。12B, 12a, and 12b are arranged. The silicon oxide films 12A and 12B act as dielectric media of the first and second information storage capacitors, respectively, and the silicon oxide films 12a and 12b act as gate insulating films of the first and second IGFETs, respectively. It is something.
シリコンオキサイド膜１２，１２Ａ、１２Ｂの上には第
５図に示すように開孔部１４Ａを有する第１層目配線と
してのポリシリコン層１４がＣＶＤ法などにより形成さ
れている。このポリシリコン層１４は、ＣＶＤの過程で
又はその後にリン等の不純物が高濃度にドープされるこ
とによりて低抵抗化されているもので、シリコンオキサ
イド膜１２Ａ、１２Ｂ上に位置する部分がそれぞれ第１
及び第２の情報蓄積用キャパシタの表面電極として作用
するようになっている。一方、シリコンオキサイド膜１
２ａ、１２ｂの上にはそれぞれ第１及び第２のＩＧＦＥ
Ｔのゲートないしワード線として作用するポリシリコン
層１６Ａ、１６Ｂが形成されている。これらのポリシリ
コン層１６Ａ。On the silicon oxide films 12, 12A, and 12B, as shown in FIG. 5, a polysilicon layer 14 as a first layer wiring having an opening 14A is formed by CVD or the like. This polysilicon layer 14 has a low resistance by being doped with impurities such as phosphorus at a high concentration during or after the CVD process, and the portions located on the silicon oxide films 12A and 12B are 1st
and acts as a surface electrode of the second information storage capacitor. On the other hand, silicon oxide film 1
Above 2a and 12b are first and second IGFEs, respectively.
Polysilicon layers 16A and 16B are formed which act as T gates or word lines. These polysilicon layers 16A.
１６ＢはＣＶＤ法等により低抵抗の第２層目配線として
形成されるもので、第５図に示すようにポリシリコン層
１４の開孔部１４Ａを横切るような平面パターンで、し
かも図示しないＳ ｉＯ，などの層間絶ＩＩｋ膜を介し
てポリシリコン層１４から絶縁された形で形成されてい
る。Reference numeral 16B is formed as a low-resistance second-layer wiring by a CVD method or the like, and has a planar pattern that crosses the opening 14A of the polysilicon layer 14, as shown in FIG. , etc., and is insulated from the polysilicon layer 14 via an interlayer IIk film such as .
Ｎ中型領域１８．２ＯＡ、２０Ｂはポリシリコン層１４
，１６Ａ、１６Ｂな形成後、これらをマスクとしたいわ
ゆる自己整合方式の拡散及び／又はイオン打込等の処理
で形成されたもので、Ｎ＋型領領域１８第１及び第２の
ＩＧＦＥＴに共通のソース領域として、またＮ＋型領領
域２ＯＡ２０Ｂはそれぞれ第１及び第２のＩＧＦＥＴの
ドレイン領域として作用するようになっている。N medium-sized regions 18.2OA and 20B are polysilicon layers 14
, 16A, and 16B are formed by a process such as so-called self-alignment diffusion and/or ion implantation using these as a mask. The N+ type region 2OA20B acts as a source region and as a drain region of the first and second IGFETs, respectively.
ポリシリコン層１４，１６Ａ、１６Ｂの上には、Ｓｉｎ
、などの層間絶縁膜２２がＣＶＤ法等により形成されて
おり、この絶縁膜２２の上には、ワード線用ポリシリコ
ン層１６Ａ、１６Ｂとほぼ直交するようにＡＩ等からな
るデジット線用金属層２４が形成されている。この金属
層２４は、第３層目の配線として蒸着法等により形成さ
れるもので、その一部分ＣＮは絶縁膜２２に設けたコン
タクト孔を介して共通ソース領域１８にオーミック接触
している。On the polysilicon layers 14, 16A, 16B,
An interlayer insulating film 22 such as , etc. is formed by CVD method or the like, and on this insulating film 22, a digit line metal layer made of AI or the like is disposed almost orthogonally to the word line polysilicon layers 16A, 16B. 24 is formed. This metal layer 24 is formed by a vapor deposition method or the like as a third layer wiring, and a portion CN thereof is in ohmic contact with the common source region 18 through a contact hole provided in the insulating film 22.
上記構成の半導体装置は、−交点方式のものに比べてセ
ル及び周辺回路配置が簡略で、高密度集積化に好適であ
る利点を有する反面、ワード線がポリシリコンで形成さ
れているためその抵抗が大きく、動作速度が遅い欠点が
ある。すなわち１通常ワード線の容量は３〜４ｐＦであ
り、ワード線をポリシリコンで形成するとその配線抵抗
は１０〜４０にΩとなる。このため、かような容量分と
抵抗分とによる信号遅延作用が相当大きくなり、書込速
度ないし続出速度が低く制限されることになる。いま第
７図を参照して読出時の動作遅延な例示すると、ワード
線に駆動パルスを印加してからワード線電圧ｖｗが定常
値に達するまでには約３０〜６０ ｎ５ｅｃの時間を要
する。そして、このような時間遅れの後、情報伝達用Ｉ
ＧＦＥＴが十分導通してから′１”又は”Ｏ″に対応し
たデジット線電圧ＶＤＩ又はＶＤＯが定常値に達する。The semiconductor device with the above structure has the advantage that the cell and peripheral circuit arrangement is simpler than that of the -intersection type and is suitable for high-density integration. However, since the word line is formed of polysilicon, its resistance It has the disadvantage of large size and slow operation speed. That is, the capacitance of one normal word line is 3 to 4 pF, and when the word line is formed of polysilicon, the wiring resistance becomes 10 to 40 Ω. For this reason, the signal delay effect due to such capacitance and resistance becomes considerably large, and the writing speed or successive output speed is limited to a low level. To illustrate the operation delay during reading with reference to FIG. 7, it takes about 30 to 60 n5ec for the word line voltage vw to reach a steady value after the drive pulse is applied to the word line. After such a time delay, the information transmission I
After the GFET becomes sufficiently conductive, the digit line voltage VDI or VDO corresponding to '1' or 'O' reaches a steady value.
一方、センスアンプは増幅指令信号が約１０〜２０ ｎ
５ｅｃで定常値に達するため情報伝達用ＩＧＦＥＴが十
分導通する以前に増幅動作を開始している。しかし、上
記のようにワード線ないしデジット線の電圧立上りが遅
いのではいくらセンスアンプの動作開始が速くても続出
速度は速くならないものである。On the other hand, the sense amplifier has an amplification command signal of approximately 10 to 20 n
Since the constant value is reached in 5 ec, the amplification operation is started before the information transmission IGFET becomes sufficiently conductive. However, as mentioned above, if the voltage rise on the word line or digit line is slow, no matter how quickly the sense amplifier starts operating, the successive output speed cannot be increased.
なお、ワード線抵抗を減らして動作速度を高めるために
は、第５図及び第６図に示した装置において、ワード線
１６Ａ、１６Ｂを１等の金属で形成することも考えられ
るが、これではその形成手段として蒸着法等を用いるこ
とになるため段差部（例えばフィールドオキサイド開口
部１２Ｘ）で断線が生じやすく、装置の信頼性が低下す
る欠点がある。Note that in order to reduce the word line resistance and increase the operating speed, it is possible to form the word lines 16A and 16B from first-grade metal in the devices shown in FIGS. 5 and 6, but this is not possible. Since a vapor deposition method or the like is used as a forming means, wire breakage is likely to occur at the stepped portion (for example, the field oxide opening 12X), which has the drawback of lowering the reliability of the device.
従って、この発明の目的は、信頼性を低下させることな
く高速動作を可能にした改良された二交点方式の半導体
記憶装置な提供することにある。Therefore, an object of the present invention is to provide an improved two-intersection type semiconductor memory device that enables high-speed operation without reducing reliability.
この発明の一実施例による半導体記憶装置は、情報蓄積
用キャパシタの表面電極を第１層目のポリシリコンで、
情報伝達用ＩＧＦＥＴのゲートを第２層目のポリシリコ
ンで、デジット線を第３層目のポリシリコンでそれぞれ
形成すると共に、ワード線を第４層目の金属層で形成し
たことを特徴とするものであり、以下、添付図面につい
て詳述する。In a semiconductor memory device according to an embodiment of the present invention, the surface electrode of the information storage capacitor is made of a first layer of polysilicon.
The gate of the information transmission IGFET is formed of the second layer of polysilicon, the digit line is formed of the third layer of polysilicon, and the word line is formed of the fourth metal layer. The accompanying drawings will be described in detail below.
第８図及び第９図は、この発明の一実施例による１トラ
ンジスタ型セル構造を有する二交点方式の半導体記憶装
置を示すもので、特に第８図はとなり合うセルの平面配
置を、第９図は第８図■−■線に沿う断面をそれぞれ示
している。これらの図にねいて、第５図及び第６図にお
けると同様な部分には同様な符号を付してその詳細な説
明を省略する。第８図及び第９図に示した装置の特徴と
するところは、第１にゲート絶縁膜としてのシリコンオ
キサイド膜１２ａ、１２ｂ上にそれぞれ配置した２層目
ポリシリコン層３０Ａ、３０Ｂをそれぞれ第１及び第２
のＩＧＦＥＴのゲート電極としてのみ用いるようにし、
ワード線に兼用しないようにしたこと、第２にＮ＋型共
通ソース領域１８にコンタクト部ＣＮＩにて接続される
デジット線を３層目のポリシリコン層３２で形成したこ
と、第３にデジット線３２と直交するワード線をＡｌの
ような４層目の金属層３６Ａ、３６Ｂで形成し、これら
の金属層３６Ａ、３６Ｂの各一部分ＣＮ２ 、ＣＮ３を
５ｉｆｔなどからなる層間絶縁膜３４の対応するコンタ
クト孔を介してゲート用ポリシリコン層３０Ａ、３０Ｂ
にそれぞれオーミック接触させるようにしたことである
。なお、上記実施例において、ＩＧＦＥＴのゲートを１
層目ポリシリコンで形成し、キャパシタの表面電極を２
層目ポリシリコンで形成するようにしてもよい。8 and 9 show a two-intersection type semiconductor memory device having a one-transistor type cell structure according to an embodiment of the present invention. In particular, FIG. The figures each show a cross section taken along the line ■-■ in FIG. 8. In these figures, the same parts as in FIGS. 5 and 6 are denoted by the same reference numerals, and detailed explanation thereof will be omitted. The features of the devices shown in FIGS. 8 and 9 are that, first, the second polysilicon layers 30A and 30B, which are respectively disposed on the silicon oxide films 12a and 12b as gate insulating films, and second
It should be used only as the gate electrode of the IGFET,
Second, the digit line connected to the N+ type common source region 18 at the contact portion CNI is formed from the third layer of polysilicon layer 32; and third, the digit line 32 A word line orthogonal to the fourth metal layer 36A, 36B, such as Al, is formed, and a portion of each of these metal layers 36A, 36B, CN2, CN3, is formed in a corresponding contact hole of an interlayer insulating film 34 made of 5ift, etc. Gate polysilicon layers 30A and 30B via
This was done by making ohmic contact with each of them. In the above embodiment, the gate of the IGFET is
The surface electrode of the capacitor is made of two layers of polysilicon.
It may also be formed of layered polysilicon.
上記したこの発明の構成によれば、金属層３６Ａ、３６
Ｂのシート抵抗をｌΩ／口程度に低下させうろことから
ワード線の配線抵抗を大幅に減らし、高速動作を行なわ
せることが可能になる。この点、ポリシリコンのシート
抵抗は１０Ω／口以下に低下させるのが困難であり、こ
の発明によればワード線の配線抵抗を従来の約１／１０
程度に低下させることができる。また、ワード線の配線
抵抗の低下は、雑音の影響で生ずる誤動作を防止し、動
作の安定性を高める点でも有益である。さらに、この発
明の装置では、デジット線、ＩＧＦＥＴのゲート及びキ
ャパシタの表面電極がいずれもポリシリコンで構成され
、比較的段差の少ない最上層（第４層）のみが金属配線
となっているので、断線事故の発生を最少限におさえる
ことができ、高（・信頼性を確保することができる。な
お、この発明の装置は二交点方式のものであるから、−
交点方式のものの欠点を伴わな（・ことは明らかであろ
う。According to the configuration of the present invention described above, the metal layers 36A, 36
Since the sheet resistance of B can be lowered to about 1 Ω/hole, the wiring resistance of the word line can be significantly reduced, making it possible to perform high-speed operation. In this respect, it is difficult to reduce the sheet resistance of polysilicon to less than 10Ω/unit, and according to the present invention, the wiring resistance of the word line can be reduced to about 1/10 of the conventional one.
It can be reduced to a certain degree. Further, a reduction in the wiring resistance of the word line is also beneficial in that it prevents malfunctions caused by the influence of noise and improves operational stability. Furthermore, in the device of the present invention, the digit line, the gate of the IGFET, and the surface electrode of the capacitor are all made of polysilicon, and only the top layer (fourth layer) with relatively few steps is made of metal wiring. The occurrence of disconnection accidents can be minimized and high reliability can be ensured. Furthermore, since the device of this invention is of a two-intersection system, -
It should be clear that this method does not have the disadvantages of the intersection method.
第１図は、１トランジスタ型メモリセルの等価回路図、
第２図は、第１図の回路の動作を説明するだめのタイム
チャート、第３図及び第４図はワード線及びデジット線
の配置を示す平面図、第５図は、従来の１トランジスタ
型セル構造の半導体記憶装置の電極配置を示す上面図、
第６因は、第５図の装置のＶｌ−Ｖｌ線にｆ’１＝７５
断面図、第７図は、第５図の装置の動作を説明するため
のタイムチャート、第８図は、この発明の一実施例によ
る１トランジスタ型セル構造の半導体記憶装置の電極配
置を示す上面図、第９図は、第８図の装置の■−■線に
沿う断面図である。
１０・・・半導体基板、１２，１２Ａ、１２Ｂ。
１２ａ、１２ｂ・・・シリコンオキサイド膜、１４・・
・キャパシタの表面電極としてのポリシリコン層、１６
Ａ、１６Ｂ・・・ゲート・ワード線兼用ポリシリコン層
、１８・・・共通ソース領域、２０Ａ、２０Ｂ・・・ド
レイン領域、２２．３４・・・層間絶縁膜、２４・・・
デジット線用金属層、３０Ａ、３０Ｂ・・・ゲート用ポ
リシリコン層、３２・・・デジット線用ポリシリコン層
、３６Ａ、３６Ｂ・・・ワード線用金属層。
第
図FIG. 1 is an equivalent circuit diagram of a one-transistor type memory cell,
FIG. 2 is a time chart explaining the operation of the circuit in FIG. 1, FIGS. 3 and 4 are plan views showing the arrangement of word lines and digit lines, and FIG. 5 is a conventional one-transistor type circuit. A top view showing the electrode arrangement of a semiconductor memory device with a cell structure;
The sixth factor is f'1 = 75 on the Vl-Vl line of the device in Figure 5.
7 is a time chart for explaining the operation of the device shown in FIG. 5, and FIG. 8 is a top view showing the electrode arrangement of a semiconductor memory device having a one-transistor type cell structure according to an embodiment of the present invention. 9 is a cross-sectional view of the device shown in FIG. 8 taken along the line ■-■. 10... Semiconductor substrate, 12, 12A, 12B. 12a, 12b... silicon oxide film, 14...
・Polysilicon layer as surface electrode of capacitor, 16
A, 16B... Polysilicon layer serving as gate/word line, 18... Common source region, 20A, 20B... Drain region, 22.34... Interlayer insulating film, 24...
Metal layer for digit line, 30A, 30B... polysilicon layer for gate, 32... polysilicon layer for digit line, 36A, 36B... metal layer for word line. Diagram
Claims (1)
して成るメモリセルを有する半導体記憶回路装置におい
て、前記容量素子の電極を第１層の多結晶シリコン層で
形成し、前記スイッチングＭＩＳＦＥＴのゲート電極を
前記第１層よりも上層の第２層の多結晶シリコン層で形
成し、前記スイッチングＭＩＳＦＥＴに接続されるビッ
ト線を、前記第２層よりも上層でかつ前記容量素子の電
極を形成する第１層の多結晶シリコン層上に延在する第
３層の多結晶シリコン層で形成し、さらに、前記スイッ
チングＭＩＳＦＥＴのゲート電極に接続されるワードラ
インを前記第３層よりも上層の第４層のアルミニウム層
で形成したことを特徴とする半導体記憶装置。1. In a semiconductor memory circuit device having a memory cell in which a capacitive element and a switching MISFET are connected in series, an electrode of the capacitive element is formed of a first layer of polycrystalline silicon, and a gate electrode of the switching MISFET is formed of a first layer of polycrystalline silicon. The bit line connected to the switching MISFET is formed of a second polycrystalline silicon layer that is above the first layer, and the first layer is above the second layer and forms the electrode of the capacitive element. A third layer of polycrystalline silicon extends over the polycrystalline silicon layer, and a word line connected to the gate electrode of the switching MISFET is formed of a fourth layer of aluminum above the third layer. A semiconductor memory device characterized in that it is formed of layers.
Priority Applications (1)
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| JP712679A Division JPS5599762A (en) | 1979-01-26 | 1979-01-26 | Semiconductor memory device |
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| JPH02119177A true JPH02119177A (en) | 1990-05-07 |
Family
ID=11728403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009729A Pending JPH02119177A (en) | 1989-01-20 | 1989-01-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119177A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349969A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Semiconductor memory unit |
| JPS5390888A (en) * | 1977-01-21 | 1978-08-10 | Nec Corp | Integrated circuit device |
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
-
1989
- 1989-01-20 JP JP1009729A patent/JPH02119177A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349969A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Semiconductor memory unit |
| JPS5390888A (en) * | 1977-01-21 | 1978-08-10 | Nec Corp | Integrated circuit device |
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