JPS61208579A - 幾何変換座標発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は幾何変換座標発生回路に関し、特にラスタース
キャン方式で得るディジタル画像の幾何学変換を小規模
な回路構成、低消費電力そして高速で行わせるのに好適
な幾何変換座標発生回路に関するものである。 〔発明の概要〕 この発明は、幾何変換座標発生回路において。 画素の座１！ｌ［ｘ、ｙｌがラスタースキャン方式で変
化することを利用して、変換の係数ａｋ、ｂｋをＸおよ
びｙに対応させて累算することにより。 座＄％　［ａｌ−ｘ＋ｂｌ　・ｙ＋ｃ１　、ａ２・ｘ＋
ｂ２　・ｙ＋ｃ２］の幾何学変換を行うようにしたもの
である。 〔従来の技術） 従来１画素の座標［ｘ、ｙｌを幾何学変換して［ａｌ　
−ｘ＋ｂ１　のｙ＋ｃ１　、ａ２−ｘ＋ｂ２　ｌｙ＋ｃ
２１の座標に写像する幾何変換座標発生回路は、第２図
に示すような構成である。なお、同図においては「ａｌ
・ｘ　＋　ｂ　１・ｙ＋ｃｌＪ部のみの幾何変換座標発
生回路を示しているので、もう１つのｒｉ２・ｘ　＋　
ｂ　２・ｙ　＋ｃ　２　Ｊ部も同時に変換を行うために
は同図に示す回路を２個設ける。 すなわち、座標［ｘ、ｙｌからｒａｌ−ｘ＋ｂ１・Ｙ＋
ｃｘＪ部に幾何学変換する場合には、先ず、変換の係数
ａｌ＋　ｂ１、Ｃ１をそれぞれラッチ回路１，３．５に
、一方の画素の座標値ＸｗＹをそれぞれラッチ回路２，
４に記憶し、次に乗算器７にラッチ回路１と２の出力を
乗算させて”ａ”ｘ”を、一方の乗算器６にラッチ回路
３と４の出力を乗算させて１１　ｂ　、　ｙ″′を発生
させ、続いて加算器８に乗算器６と７の出力を加算させ
て”ａ−ｘ＋ｂ・ｙ”を発生させ、さらに加算器９に加
算器８とラッチ回路５の出力を加算させてａ１・ｘ　十
ｂ　１・ｙ＋　ｃ　１　”を発生させる。 一方、座１！ｌ［ｘ、ｙｌからｒｉ２・ｘ＋ｂ２・ｙ十
Ｃ２」部に幾何学変換する場合も、上述と同様の方法で
行うことができるので、その説明は省略する。 〔発明が解決しようとする問題点〕 この従来の幾何変換座標発生回路では、画素の座標値で
あるＸとｙが変化するごとにラッチ回路２．４にラッチ
し、その後乗算器６，７．加算器８．９を動作させて、
幾何学変換後の新しい座標を生成しているために、集積
化などを検討する」二での回路構成の小規模化、消費電
力の軽減には一定の限度があった。 本発明はこのような点にかんがみて創案されたもので、
ディジタル画像を幾何学変換するときに。 特殊な回路部品を用いることなく、小規模な回路構成で
、かつ低い消費電力で実現することのできる幾何変換座
標発生回路を提供することを目的としている。 〔問題点を解決するための手段〕 第１図は本発明の幾何変換座標発生回路のブロック図で
あり、同図において、変換の係数ａｋ、ｂｋを記憶する
第１の記憶回路がラッチ回路４０゜４１、変換の座標Ｘ
またはｙが増加したときに該当する上記ａｋまたはｂｋ
を累算する回路がセレクタ回路４２．４８と加算器４３
、累算回路からの座標Ｘおよびｙに対応する累算結果を
記憶し。 座＄１ｘまたはｙが“０”に初期化されたときに上記記
憶している累算結果の値を１１０　ＩＩまたは”ｃｋ”
に初期化する回路がクリア付ラッチ回路４４とラッチ回
路４５．４６と加算器４９である。 〔作　　　用〕 ラスタースキャン方式における水平走査期間中は係数ａ
ｋの累算を続行し、水平帰線期間で係数ｂｋの累算とａ
ｋの累算値のＩＩ　ＯＩ＋クリアを行うことにより、そ
の２つの累算値の加算が「ａｌ・Ｘ＋ｂｔ・ｙ　＋　ｃ
　Ｉ　Ｊ部と等しくなる。また、ラスタースキャン方式
のタイミングに同期させてラッチ、選択、クリア動作を
行うので、第１図の構成によりディジタル画像が幾何学
変換されることになる。 〔実　施　例〕 以下、本発明の実施例を図面により説明する。 第１図は、本発明による幾何変換座標発生回路の一実施
例を示す回路図である。なお、同図には前述した第２図
と同様にｒａ１°Ｘ＋ｂ１”Ｙ＋ＣＩＪ部のみの幾何学
変換を行う座標発生回路を示しているので、もう１つの
「ａ２・ｘ　十ｂ　２・ｙ＋ｃ２」部も同時に変換を行
うためには同図に示す回路を２個設ける。 第１図において、４０，４１，４５．４６はラッチ制御
信号で変数などを記憶するラッチ回路、４２．４７．４
８はセレクタ制御信号により２人力のいずれかを選択す
るセレクタ回路、４３．４９はセレクタ回路が出力した
２信号を加算する加算器、４４はラッチ制御信号で記憶
した記憶内容をクリア制御信号で消去するクリア付ラッ
チ回路、５０．５１．５４〜５６はラッチ制御信号の入
力端子、５２．５７．５８はセレクタ制御信号の入力端
子、５３はクリア制御信号の入力端子である。 変換する・画素の座標

【ｘ、ｙ】がラスタースキャン方
式に従って、第３図のように［０，０１・・・・・−ｒ
ｉ、ｊＬ　［ｉ＋１．ｊ］、

【ｉ＋２．ｊ】・・・・【
Ｎ×。 Ｎｖｌ　、すなわちｉが１１０　ＩＩ〜”ＮＸ”、一方
のｊがＩＩ　ＯＨ〜ｆｌＮＶ”に変化するため、その変
化から「ａｌ・ｘ＋ｂｌ−ｙ＋ｃｌＪ部を発生させる場
合は、先ず、幾何学変換の動作を開始するための順備と
して、入力端子５０，５１．５６からラッチ制御信号を
送り、変換の係数であるａｌ＋　ｂ１＋ｃｌをそれぞれ
ラッチ回路４０，４１．４６に記憶する。 次に、ラスタースキャン方式における水平走査期間中は
、・・・・ｉ→（ｉ　＋　１　）→（ｊｌ２）・・・・
のタイミングで入力端子５２．５８からセレクタ制御信
号を送り、セレクタ回路４２にはラッチ回路４０の出力
（ａｌ）を、一方のセレクタ回路４８にはクリア付ラン
チ回路４４の出力（累算値）を選ばせて加算器４３に送
出させた後、入力端子５４からラッチ制御信号を送り、
加算器４３が加算した上記２出力の加算値をクリア付ラ
ッチ回路４４に記憶する。以上の動作をｉが′０″から
”ＮＸ”になるまで（水平走査期間中）繰返し行う。こ
れにより、クリア付ラッチ回路４４の出力は・・・・・
（ａＸ・ｉ）→（ａｌ・（ｊｌ１））→（ａｔ・（ｊｌ
２））・・・・と更新される。 一方、ラスタースキャン方式における水平帰線期間中は
一’Ｉ＊　ｊがそれぞれ・ｊｒ　Ｎ　ＸＩＩから′０″
に。 ＬＬ　ｊ　ＩＩからｌ／　ｊｌ　ｔ″″に変化するので
、入力端子５２゜５７．５８にセレクタ制御信号を送り
、セレクタ回路４２にはラッチ回路４１の出力（ｂｌ）
を、セレクタ回路４７と４８にはラッチ回路４５の出力
（累算値）を選ばせて、上記と同様、加算器４３に送出
させた後、入力端子５５からラッチ制御信号を送り、加
算器４３が加算した上記２出力の加算値をラッチ回路４
５に記憶すると同時に、入力端子５３からクリア制御信
号を送り、クリア付ラッチ回路４４の内容（累算値）を
ＩＩ　Ｏｊｌにクリアする。 以上の動作を水平帰線期間の度に繰返す。これにより、
ラッチ回路４５の出力は・・・・（ｂｌ・ｊ）→（ｂｌ
・（ｊｌ１））→（ｂｚ・（ｊｌ２））・・・・と更新
される。 なお、ラスタースキャン方式における第１ラスター（ｊ
＝“０″）のときだけは、セレクタ回路４７と４８にラ
ッチ回路４５の出力（累算値）に代わってラッチ回ｗｔ
４６の出力（ｃｌ）を選ばせて、上記と同様、加算器４
３に送出させると共に、加算器４９にも送出させること
で、幾何学変換の初期化を行う。 以上の２つの動作が繰返されることにより、変換される
画素の座標［ｘ、ｙｌのラスタースキャンの各時点［ｉ
、ｊｌにおいては、クリア付ラッチ回路４４の出力が、 ０＋ｉ・（ａｔ）＝ａｔ・ｉ　　　　　　　・・・・（
１）一方、セレクタ回路４７からの出力が ｃ１＋ｊｌｂｔ　）＝ｂｔ−ｊ＋ｃｔ　　　”（２）と
なるので、加算器４９がその再出力を加算して、出力端
子に ａｌ・ｉ＋ｂ１・ｊｌＣ１ ＝ａ１・ｘ＋ｂ１　・ｙ＋ｃ１　”・・（３）を発生さ
せる。なお、ラッチ、セレクタ、クリアの各制御信号に
ついては、ディジタル画像の画素の座標をラスタースキ
ャンする場合番こは、一般に、カウンタ回路で分周する
ことによって１画素ごとのスキャンに対応するクロック
を発生させたり、デコーダ回路を用いて初期化したりと
いう回路構成となるので、そのカウンタ回路とデコーダ
回路の出力信号を上記ラッチ、クリアおよびセレクタの
制御信号に使用する。 もう一方の座ｉｆＡ［ｘ、ｙｌから「ａ２・ｘ＋ｂ２・
ｙ　＋　ｃ　２　Ｊ部に幾何学変換する場合も、上述と
同様の方法で発生させることができるので、その説明は
省略する。 このように、変換の係数”ｌ＋　ｂ１＋　ＣＩを予め記
憶し、ラスタースキャン方式における水平走査でａｌの
累算、水平帰線でｂｌの累算とａｌの累算値の“０″ク
リアを行って、「ａｌ・ｘ　＋　ｂ　１・ｙ＋Ｃ１」部
および「ａ２°Ｘ＋ｂ２９ｙ＋ｃ２Ｊ部を発生させるの
で、第２図に示した従来型の回路を第１図に示す本発明
による回路に置き換えることが可能である。 また、従来型の回路と本発明による回路とを比較した場
合、第１に、従来型の回路の乗算器６゜７に並列乗算器
を用い、画像の座標ＸＩＹをｎビット、変換の係数８１
．＋　ｂｌ＋Ｃ１をｍビットで演算を行うという条件で
ハードウェア規模について比較すると、仮に１ビツト当
たりのハードウェア規模（部品点数）として加算器をＰ
、ラッチ回路を９、クリア付ラッチ回路をｒ、セレクタ
回路をＳとしたとき、そのハードウェア規模の比率は、
本発明　　（ｍ＋ｎ）　・（２・ｐ＋ｑ＋ｒ＋３　・ｓ
）＋３　・ｍ　・ｑ従来型　　　　２・（ｍ−ｎ十ｍ＋
ｎ）・Ｐ＋３・ｍ−ｑ・・・・・・（４） で示すことができる。そこで具体的にＣＭＳプロセスに
おけるハードウェア規模値（トランジスタＴｒおよびゲ
ートの数）の−例として、ｐ　＝　１．６　。 ｑ　＝　９　、、　ｒ　＝　１１　、　ｓ　＝　３を使
用すると、本発明による回路は、従来型の回路より約１
／２（ｍ＝ｎ＝”Ｂ”ビット）、または約１　／　４　
（ｍ　＝　ｎ　＝”　１６・′ビット）で実現すること
が可能である。また、同一の動作速度で動作させる条件
にした場合は、回路の消費電力を約１／２（ｍ＝ｎ：”
８’″ビツト）、または約１　／　４　（ｍ＝　ｎ　＝
”ｌ　６”ビット）に軽減できる。 第２に、上記と同様、従来型の回路の乗算器６゜７に並
列乗算器を用い、画像の座標ＸＩＹをｎビット・変換の
係数ａ１・ｂｌ・Ｃ１をｍビットで演算を行うという条
件で回路の動作遅延（秒）について比較すると、仮に１
ビツト当たりの動作遅延として加算器の和出力について
ｇ、加算器の桁上げ出力についてり、そのｇとｈの大き
い方をに、ラッチ回路についてｄ、セレクタ回路につい
てｅとしたとき、従来型の回路における乗算器６の入力
から加算器９の出力までの動作遅延と本発明による回路
におけるラッチ回ｗ！Ｉ４５の入力から加算器４９の出
力までの動作遅延との比率は、 従来型　　　　　（ｍ＋ｎ＋１）・ｋ ・・・・（５） で示すことができる。したがって、一般的に使用されて
いるような桁上げ出力の動作遅延を和出力の動作遅延よ
りも小さく設計した加算器を用いて、本発明による回路
を構成することにより、１画素当たりの変換座標の発生
を、従来型の回路より速く動作させることができる。 比較の結果、ディジタル画像の幾何学変換を行う座標発
生回路が小規模かつ低消費電力で構成することができる
ため、その幾何変換座標発生回路を含む論理回路のＬＳ
Ｉ化が容易となる。 〔発明の効果〕 以上説明したように、本発明によればラスタースキャン
方式における水平走査でａｋを累算し、水平帰線でｂｋ
の累算とａｋの累算値の″０″′クリアを行ってディジ
タル画像を幾何学変換させるので、特殊な回路部品を用
いずに、幾何変換座標発生回路は小規模化し、低消費電
力化する。

【図面の簡単な説明】

第１図は本発明による幾何変換座標発生回路の一実施例
を示す回路ブロック図、第２図は従来の幾何変換座標発
生回路の回路ブロック図、第３図は第１図の動作を説明
するための図である。 １〜５，４０，４１，４５，４６：ラッチ回路、６．７
：乗算器、８．９，４３，４９：加算器、４２．４７．
４８：セレクタ回路、４４：クリア付ラッチ回路、５０
〜５８：入力端子。

Claims (1)

【特許請求の範囲】
1. （１）ラスタースキャン方式で得られる画素の座標【ｘ
   、ｙ】をｆ（ｘ、ｙ）＝ａ・ｘ＋ｂ・ｙ＋ｃなる形式の
   変換により【ａ＿１・ｘ＋ｂ＿１・ｙ＋ｃ＿１、ａ＿２
   ・ｘ＋ｂ＿２・ｙ＋ｃ＿２】の座標に写像するようなデ
   ィジタル画像の幾何学変換を行う幾何変換座標発生回路
   において、上記変換の係数ａｋ（ただし、ｋ＝１、２、
   ３・・・・）およびｂｋを記憶する第１の記憶回路と、
   上記変換の座標ｘまたはｙが増加したときに該当する上
   記ａｋまたはｂｋを累算する回路と、該累算回路からの
   座標ｘおよびｙに対応する累算結果を記憶する第２の記
   憶回路と、上記座標ｘまたはｙが“０”に初期化された
   ときに上記第２の記憶回路内における該当する累算結果
   の値を“０”または“ｃｋ”に初期化する回路とを備え
   ることを特徴とする幾何変換座標発生回路。