JPS61204694A - 電子楽器 - Google Patents
電子楽器Info
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- JPS61204694A JPS61204694A JP60044660A JP4466085A JPS61204694A JP S61204694 A JPS61204694 A JP S61204694A JP 60044660 A JP60044660 A JP 60044660A JP 4466085 A JP4466085 A JP 4466085A JP S61204694 A JPS61204694 A JP S61204694A
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- JP
- Japan
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- envelope
- key
- data
- state
- flag
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- Pending
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C発明の技術分野〕
この発明はアフターエンベロープ機能をもった電子楽器
に関する。
に関する。
従来、楽音波形をエンベロープ制御して、紐ν後におい
てもあらたなエンベロープを発生させるアフターエンベ
ロープ機能をもった電子楽器が実用化されている。この
場合、従来のアフターエンベロープは、エンベロープ状
態がサスティン状態に入ったのちにlW鍵されたときは
じめて実行されるものであった。
てもあらたなエンベロープを発生させるアフターエンベ
ロープ機能をもった電子楽器が実用化されている。この
場合、従来のアフターエンベロープは、エンベロープ状
態がサスティン状態に入ったのちにlW鍵されたときは
じめて実行されるものであった。
然るに、上述した従来のアフターエンベロープ機能であ
ると、エンベロープがサスティン状態に入力以前におい
て離鍵された場合、その時点から、エンベロープ波形の
最後のステップに設定されている傾きと同じ傾きでもっ
てエンベロープのレベルは減衰してゆくようになってお
り、つまり、アフターエンベロープが実現されないこと
になって、問題があった。
ると、エンベロープがサスティン状態に入力以前におい
て離鍵された場合、その時点から、エンベロープ波形の
最後のステップに設定されている傾きと同じ傾きでもっ
てエンベロープのレベルは減衰してゆくようになってお
り、つまり、アフターエンベロープが実現されないこと
になって、問題があった。
離鍵時のエンベロープ状態がいかなる状態であっても、
換言すれば、いかなる時点で離鍵してもアフターエンベ
ロープが発生するようにした電子楽器を提供することを
目的とする。
換言すれば、いかなる時点で離鍵してもアフターエンベ
ロープが発生するようにした電子楽器を提供することを
目的とする。
離鍵時のエンベロープ状態を検出し、この検出シタエン
ベロープ状態が所定のエンベロープ状態より以前のエン
ベロープ状態であったときには、その時点からもアフタ
ーエンベロープを発生するようにしたものである。
ベロープ状態が所定のエンベロープ状態より以前のエン
ベロープ状態であったときには、その時点からもアフタ
ーエンベロープを発生するようにしたものである。
以下、図面を参照して一実施例を説明する。
第1図において、鍵盤1には複数の鍵が設けられており
、またC!PU (中央処理装置)2によって周期的に
キースキャンされることにより、6鍵の出力信号がCP
U2に入力して、その音名(キーデータ)と、キーオン
信号、キーオフ信号を判別される。なお、この0PU2
は、この電子楽器のすべての動作を制御する周知回路で
あり、その詳細は省略する。
、またC!PU (中央処理装置)2によって周期的に
キースキャンされることにより、6鍵の出力信号がCP
U2に入力して、その音名(キーデータ)と、キーオン
信号、キーオフ信号を判別される。なお、この0PU2
は、この電子楽器のすべての動作を制御する周知回路で
あり、その詳細は省略する。
CPU2は、上記キーデータにもとづいて対応する音高
周波数のクロックを波形記憶部3に送り、アドレスする
。この波形記憶部3には、例えばサイン波形が楽音波形
として記憶されており、読出された波形データは乗算部
4に送られて、後述する累算器5からのエンベロープデ
ータと乗算されて楽音データとされ、D/A変換器6、
アンプ7およびスピーカ8を介して楽音として放音され
る。
周波数のクロックを波形記憶部3に送り、アドレスする
。この波形記憶部3には、例えばサイン波形が楽音波形
として記憶されており、読出された波形データは乗算部
4に送られて、後述する累算器5からのエンベロープデ
ータと乗算されて楽音データとされ、D/A変換器6、
アンプ7およびスピーカ8を介して楽音として放音され
る。
また0PU2は、鍵盤1からの信号によるキーオン信号
、キーオフ信号、更に後述するインクリメント信号、P
RE−8US FLAG(プリサスティンフラグ)の
フラグデータを基にして記憶装置にO〜7のアドレスを
与える。
、キーオフ信号、更に後述するインクリメント信号、P
RE−8US FLAG(プリサスティンフラグ)の
フラグデータを基にして記憶装置にO〜7のアドレスを
与える。
記憶装置9は、第2図に示すように、エンベロープを8
ステツプの直線で構成するための、各ステップにおける
RATE DATA(エンベロープの傾き)、LEV
EL DA’I’A(:I−ンベロープの最終到達レ
ベル)、5U8TAIN PLAG(サスティンステ
ップおよび最終ステップ、つまりアドレス7の第8ステ
ツプにおいて夫々、フラグデータ″1”をセットされて
いるフラグ)、上記PRE−8US FLAG(サス
ティンステップとそれ以前のステップの7ラグデータを
1”としてセットされているフラグ)を記憶しており、
その具体的な内容は、第3図に示すものである。
ステツプの直線で構成するための、各ステップにおける
RATE DATA(エンベロープの傾き)、LEV
EL DA’I’A(:I−ンベロープの最終到達レ
ベル)、5U8TAIN PLAG(サスティンステ
ップおよび最終ステップ、つまりアドレス7の第8ステ
ツプにおいて夫々、フラグデータ″1”をセットされて
いるフラグ)、上記PRE−8US FLAG(サス
ティンステップとそれ以前のステップの7ラグデータを
1”としてセットされているフラグ)を記憶しており、
その具体的な内容は、第3図に示すものである。
そして上記PRE−8US FLAGを設けたことが
本発明の特徴をなす部分であり、これによりエンベロー
プの状態の如何なる時点で離鍵されてもその時点から必
ず、アフターエンベループがかけられるようになる。
本発明の特徴をなす部分であり、これによりエンベロー
プの状態の如何なる時点で離鍵されてもその時点から必
ず、アフターエンベループがかけられるようになる。
而して記憶装置9に記憶されている各ステップのRAT
E DATAは上記累算器5に与えられて累算されて
ゆき、その累算値データはエンベロープデータとして乗
算部4および比較器10に与えられる。
E DATAは上記累算器5に与えられて累算されて
ゆき、その累算値データはエンベロープデータとして乗
算部4および比較器10に与えられる。
比較器10にはまた、記憶装置9から各ステップのLE
VEL DATAが与えられ、上記エンベロープデー
タの値と一致するか否か又は、越えたかが判断される。
VEL DATAが与えられ、上記エンベロープデー
タの値と一致するか否か又は、越えたかが判断される。
そして累算器5が出力するエンベロープデータの値がそ
のステップの最終到達レヘルに達したときには、″1″
レベルのLEVEL到達信号を発生しζアントゲ−)1
1.12の各一端に与える。
のステップの最終到達レヘルに達したときには、″1″
レベルのLEVEL到達信号を発生しζアントゲ−)1
1.12の各一端に与える。
アントゲ−)11の他端には、5USTAINFLAG
の7ラグデータが与えられ、而してその出力は累算禁止
信号として累算器5に与えられている。これは上記LE
VEL到達信号が1”として出力したとき、そのときの
ステップの5USTAIN FLAGが′1″であれ
ば、以後累算器5の累算動作を停止させてサスティンレ
ベルを保持させるため、或いは1つの楽音発生終了とす
るための回路である。
の7ラグデータが与えられ、而してその出力は累算禁止
信号として累算器5に与えられている。これは上記LE
VEL到達信号が1”として出力したとき、そのときの
ステップの5USTAIN FLAGが′1″であれ
ば、以後累算器5の累算動作を停止させてサスティンレ
ベルを保持させるため、或いは1つの楽音発生終了とす
るための回路である。
またアンドゲート12の他端には、上記8USTAIN
FLAGのフラグデータがインバータ13を介して
与えられている。そしてその出力は上記インクリメント
信号として0PU2に与えられ、これにより記憶装置9
に対するアドレスが+1されて更新される。この場合、
上記インクリメント信号は、現在のステップがサスティ
ンステップでも最終ステップ(第8ステツプ)でもない
ときに出力される。
FLAGのフラグデータがインバータ13を介して
与えられている。そしてその出力は上記インクリメント
信号として0PU2に与えられ、これにより記憶装置9
に対するアドレスが+1されて更新される。この場合、
上記インクリメント信号は、現在のステップがサスティ
ンステップでも最終ステップ(第8ステツプ)でもない
ときに出力される。
次に上記実施例の動作を第4図のフローチャートを参照
して説明する。
して説明する。
先ず、従来の電子楽器同様にして、エンベロープがサス
ティン状態にあるときに離鍵されて、その後アフターエ
ンベロープがかけられる通常の場合の動作例から説明す
る。
ティン状態にあるときに離鍵されて、その後アフターエ
ンベロープがかけられる通常の場合の動作例から説明す
る。
即ち、鍵盤1のある鍵が押鍵されると、その鍵の出力信
号が0PU2に入力することによってそのキーデータと
キーオン信号が判別される。そしてキーデータに対応す
る音高周波数に対するクロックが波形記憶部3に送られ
て波形データが読出し開始され、乗算部4に送られる。
号が0PU2に入力することによってそのキーデータと
キーオン信号が判別される。そしてキーデータに対応す
る音高周波数に対するクロックが波形記憶部3に送られ
て波形データが読出し開始され、乗算部4に送られる。
一方、0PU2はまた、上記キーオン信号に応じて記憶
装置9にアドレスOを設定する。しだがつて第3図にし
たがって、記憶装置9からRATE DATAとして
r−z OJが読出され、累算器5に送うレ、tたLE
VEL DATAとして「1oOJが読出され、比較
器10に送られ、更に5USTAIN FLAGの7
ラグf−タ”o”がアントゲ−)11に直接、またイン
バータ13を介しアンドゲート12に送られ、これによ
りアンドゲート11を閉成し、且つアンドゲート12を
開成させる。更に記憶装置9からPRE−8US F
LAGの7ラグデータ″1″が読出され、0PU2に送
られる。
装置9にアドレスOを設定する。しだがつて第3図にし
たがって、記憶装置9からRATE DATAとして
r−z OJが読出され、累算器5に送うレ、tたLE
VEL DATAとして「1oOJが読出され、比較
器10に送られ、更に5USTAIN FLAGの7
ラグf−タ”o”がアントゲ−)11に直接、またイン
バータ13を介しアンドゲート12に送られ、これによ
りアンドゲート11を閉成し、且つアンドゲート12を
開成させる。更に記憶装置9からPRE−8US F
LAGの7ラグデータ″1″が読出され、0PU2に送
られる。
その結果、累算器5は所定周期でRATE DATA
のr+toJを累算してゆき、その累算値をエンベロー
プデータとして乗算部4および比較器lOに与える。而
してこのエンベロープデータは押鍵時の「0」から「+
lOJづつされて「+10」、「+20」、・・・、「
+100」と順次増大し、エンベロープのアタック状態
を形成する。
のr+toJを累算してゆき、その累算値をエンベロー
プデータとして乗算部4および比較器lOに与える。而
してこのエンベロープデータは押鍵時の「0」から「+
lOJづつされて「+10」、「+20」、・・・、「
+100」と順次増大し、エンベロープのアタック状態
を形成する。
そこで乗算部4ではこのエンベロープデータと上記波形
データとを乗算して楽音データを得、それをD/A変換
器6に送るので、押鍵開始と共にその音高の楽音がアン
プ7、スピーカ8を介し放音される。
データとを乗算して楽音データを得、それをD/A変換
器6に送るので、押鍵開始と共にその音高の楽音がアン
プ7、スピーカ8を介し放音される。
他方、比較器10では、順次入力してくるあらタナエン
ヘローフテータト、LIiVEL DA’I’Aによ
る第1ステツプの到達レベル「100」とを比較してお
り、両データが一致する以前は′″O”のLE置到達信
号を出力し、而してこのときは開成中のアントゲ−)1
2の出力、即ち、インクリメント信号は0#となり、0
PU2に対しインクリメント動作を実行させない。
ヘローフテータト、LIiVEL DA’I’Aによ
る第1ステツプの到達レベル「100」とを比較してお
り、両データが一致する以前は′″O”のLE置到達信
号を出力し、而してこのときは開成中のアントゲ−)1
2の出力、即ち、インクリメント信号は0#となり、0
PU2に対しインクリメント動作を実行させない。
次いで上記累算値が「+100」に到達すると、比較器
10は1”のLE置到達信号を発生するので、上記イン
クリメント信号も11IIとなって0PU2に入力し、
そのため0PU2はアドレス1を記憶表Wt、9に設定
する。したがって第3図にしたがって、記憶装置9は上
述した対応回路に対し、RA’l’E DATA=「
−4J、L:EVIL DA’I’A−440J、S
U8’l’AIN FLAG=「”1’J、PRE−
8US FLAG=「1”」を夫々出力する。
10は1”のLE置到達信号を発生するので、上記イン
クリメント信号も11IIとなって0PU2に入力し、
そのため0PU2はアドレス1を記憶表Wt、9に設定
する。したがって第3図にしたがって、記憶装置9は上
述した対応回路に対し、RA’l’E DATA=「
−4J、L:EVIL DA’I’A−440J、S
U8’l’AIN FLAG=「”1’J、PRE−
8US FLAG=「1”」を夫々出力する。
そのため累算器5は、この第2ステツプに入ると、第1
ステツプの到達レベル「100」に対し所定周期で「−
4」を累算してディケイ状態のエンベロープデータを出
力する動作を実行開始し、その結果、そのエンベロープ
データは、「+100」、「+96」、「+92」、・
・・、r+4oJと順次減少してゆく。そしてこれにと
もなって発生楽音の音量は減少してゆき、また比較器で
は常に、次の到達レベル「40」と上記エンベロープデ
ータとの比較動作が実行される。
ステツプの到達レベル「100」に対し所定周期で「−
4」を累算してディケイ状態のエンベロープデータを出
力する動作を実行開始し、その結果、そのエンベロープ
データは、「+100」、「+96」、「+92」、・
・・、r+4oJと順次減少してゆく。そしてこれにと
もなって発生楽音の音量は減少してゆき、また比較器で
は常に、次の到達レベル「40」と上記エンベロープデ
ータとの比較動作が実行される。
上記累算値、部ち、エンベロープデータが「40」まで
減少すると、そのとき1”のLI置到達信号が発生して
アンドゲート11.12に与えられる。而していま、こ
の第2ステツプでは5USTAIN FLAGのデー
タが1”のためアントゲ−計11が開成中で且つ、アン
ドゲート12が閉成中であるから、アントゲ−)11は
累算器5に対し、“l”の累算禁止信号を以後与□ え
るようになってその累算動作を一時的に禁止させ、した
がってその累算値は「40」でストップしたままとなる
。またアンドゲート12からは11″のインクリメント
信号がこのとき出力されないので、CPU2は何らイン
クリメント動作を行わず、したがって記憶装置9には第
2ステツプを指定するアドレスlを出力しつづけている
。この結果、エンペ四−プはサスティン状態に入ること
になる。
減少すると、そのとき1”のLI置到達信号が発生して
アンドゲート11.12に与えられる。而していま、こ
の第2ステツプでは5USTAIN FLAGのデー
タが1”のためアントゲ−計11が開成中で且つ、アン
ドゲート12が閉成中であるから、アントゲ−)11は
累算器5に対し、“l”の累算禁止信号を以後与□ え
るようになってその累算動作を一時的に禁止させ、した
がってその累算値は「40」でストップしたままとなる
。またアンドゲート12からは11″のインクリメント
信号がこのとき出力されないので、CPU2は何らイン
クリメント動作を行わず、したがって記憶装置9には第
2ステツプを指定するアドレスlを出力しつづけている
。この結果、エンペ四−プはサスティン状態に入ること
になる。
このサスティン状態にあるときの任意の時点で上記鍵が
離鍵されると、その出力信号により0PU2はキーオフ
信号を判別し、記憶装置9のアドレスを1進めてアドレ
ス2を与える。そのため記憶装置9からは、第3図にし
たがって、RATEDATA=r+12J、LEVEL
DATA=rlOQJ、5USTAIN FLA
G−4@0″J、PILE−8US FLAG=r”
O”」を夫々対応回路に出力する。その結果、5UST
AIN FLAG=r”0”」によりアンドゲート1
1が閉成し、且つアントゲ−)12が開成されることに
より、アンドゲート11からの累算禁止信号は”Onと
なって累算器5は、サスティン状態にある間禁止されて
いた累算動作を解除される。したがって累算器5は、サ
スティンレベルのr+40Jを起点に+12の累算動作
を開始し、r+40J、r+52J、r+64J、・・
・、l’−+ 100Jと順次その累算値、即ち、エン
ベロープデータが増大し、アフターエンベロープが実行
開始されることになる。したがって離鍵後の楽音の音量
は再び大きくなってゆく。
離鍵されると、その出力信号により0PU2はキーオフ
信号を判別し、記憶装置9のアドレスを1進めてアドレ
ス2を与える。そのため記憶装置9からは、第3図にし
たがって、RATEDATA=r+12J、LEVEL
DATA=rlOQJ、5USTAIN FLA
G−4@0″J、PILE−8US FLAG=r”
O”」を夫々対応回路に出力する。その結果、5UST
AIN FLAG=r”0”」によりアンドゲート1
1が閉成し、且つアントゲ−)12が開成されることに
より、アンドゲート11からの累算禁止信号は”Onと
なって累算器5は、サスティン状態にある間禁止されて
いた累算動作を解除される。したがって累算器5は、サ
スティンレベルのr+40Jを起点に+12の累算動作
を開始し、r+40J、r+52J、r+64J、・・
・、l’−+ 100Jと順次その累算値、即ち、エン
ベロープデータが増大し、アフターエンベロープが実行
開始されることになる。したがって離鍵後の楽音の音量
は再び大きくなってゆく。
次いで、上記エンベロープデータが「+100」になる
と比較器10から′1″のLEVEL到達信号が発生す
るから、アンドゲート12からN I 11のインクリ
メント信号が出力して、0PU2は記憶装置9に対しア
ドレス3を設定し、第4ステツプのエンベロープとなる
。
と比較器10から′1″のLEVEL到達信号が発生す
るから、アンドゲート12からN I 11のインクリ
メント信号が出力して、0PU2は記憶装置9に対しア
ドレス3を設定し、第4ステツプのエンベロープとなる
。
そして机下の第5ステツプ〜第8ステツプのアフタエン
ベロープの動作は上述したことと同様に実行されるから
、その詳細説明は省略する。然し、アドレス7の第8ス
テツプに入ったとき、5USTAIN FLAGは再
び「1”」となるから、この第8ステツプ(最終ステッ
プ)ではアンドゲート11が開成し、且つアンドゲート
12が閉成する。そのため、上記累算値が第8ステツプ
の到達レベル、即ち、記憶装置9からのLEVELDA
TA=rOJに達したときには、比較器10から1”の
LEVEL到達信号が出、その結果″1”の累算禁止信
号が累算器5に与えられ、また同時に0′のインクリメ
ント信号が0PU2に与えられるから、累算器5は以後
、累算動作を禁止され、またCPU2はインクリメント
動作を実行せず、これにより、サスティン状態で離鍵さ
れたのちのアフターエンベロープがかけられ、その楽音
が完全に消音することになる。
ベロープの動作は上述したことと同様に実行されるから
、その詳細説明は省略する。然し、アドレス7の第8ス
テツプに入ったとき、5USTAIN FLAGは再
び「1”」となるから、この第8ステツプ(最終ステッ
プ)ではアンドゲート11が開成し、且つアンドゲート
12が閉成する。そのため、上記累算値が第8ステツプ
の到達レベル、即ち、記憶装置9からのLEVELDA
TA=rOJに達したときには、比較器10から1”の
LEVEL到達信号が出、その結果″1”の累算禁止信
号が累算器5に与えられ、また同時に0′のインクリメ
ント信号が0PU2に与えられるから、累算器5は以後
、累算動作を禁止され、またCPU2はインクリメント
動作を実行せず、これにより、サスティン状態で離鍵さ
れたのちのアフターエンベロープがかけられ、その楽音
が完全に消音することになる。
次に、サスティン状態に入る前に離鍵したときにも、本
発明ではアフターコントロールが正常にかけられる動作
を説明する。而していま、第2図CA点で示す位置、即
ち、エンベロープが第2ステツプのディケイ状態にあり
、しかもそのときのエンベロープのレベルがr+80J
のとき離鍵すれた場合を例とする。
発明ではアフターコントロールが正常にかけられる動作
を説明する。而していま、第2図CA点で示す位置、即
ち、エンベロープが第2ステツプのディケイ状態にあり
、しかもそのときのエンベロープのレベルがr+80J
のとき離鍵すれた場合を例とする。
即ち、上記A点においてllIIig!されると、CP
U2は判別したキーオフ信号にもとづいて第4図のフロ
ーチャートの処理を実行開始する。
U2は判別したキーオフ信号にもとづいて第4図のフロ
ーチャートの処理を実行開始する。
即ち、そのときのPRE−8US FLAGは′1#
か否かをステップA1にて判断し、而していまの場合、
第3図から明きらかなように、1”であるからrYEs
Jとなって0PU2は次のステップA、のインクリメン
ト処理を行い、そのときのアドレス1を+1してアドレ
ス2を記憶装置9に設定する。
か否かをステップA1にて判断し、而していまの場合、
第3図から明きらかなように、1”であるからrYEs
Jとなって0PU2は次のステップA、のインクリメン
ト処理を行い、そのときのアドレス1を+1してアドレ
ス2を記憶装置9に設定する。
その結果、記憶装置9は第3図にしたがって、PRE−
8US FLAGとして「’O”Jを指定されるため
、0PU2はステップA1の処理に戻ると「NO」の判
断を行ってこのフシ−チャートの処理を終了する。そし
ていま、記憶装置9は、アドレス2を指定されたRAT
E DATA=r+12J、LEVEL DATA
=rlOOJ、5USTA工N FLAG=「O”J、
PRE−8US FLAG=r”O″」を対応回路に
出力し、離鍵時(A点)のレベル「+80Jからのアフ
ターエンベロープ作成動作を、以後、アドレス2〜7に
わたって順次実行してゆく。
8US FLAGとして「’O”Jを指定されるため
、0PU2はステップA1の処理に戻ると「NO」の判
断を行ってこのフシ−チャートの処理を終了する。そし
ていま、記憶装置9は、アドレス2を指定されたRAT
E DATA=r+12J、LEVEL DATA
=rlOOJ、5USTA工N FLAG=「O”J、
PRE−8US FLAG=r”O″」を対応回路に
出力し、離鍵時(A点)のレベル「+80Jからのアフ
ターエンベロープ作成動作を、以後、アドレス2〜7に
わたって順次実行してゆく。
更に、w&凱操作が押鍵操作直後のアタック状態のとき
(アドレスOのとき)になされたとすると、同様に第4
図の70−チャートが実行されるが、アドレス0のPR
E−8US FLAGは′″1”であるから、ステッ
プA、 、A、が夫々実行されてアドレス1が設定され
る。而してこのアドレス1のPRE−8US FLA
Gもetl、sであるから、更にもう一回ステップA、
SA、が実行され、以後、A点での離鍵同様にして、
アドレス2〜7のアフターエンベロープが実行される。
(アドレスOのとき)になされたとすると、同様に第4
図の70−チャートが実行されるが、アドレス0のPR
E−8US FLAGは′″1”であるから、ステッ
プA、 、A、が夫々実行されてアドレス1が設定され
る。而してこのアドレス1のPRE−8US FLA
Gもetl、sであるから、更にもう一回ステップA、
SA、が実行され、以後、A点での離鍵同様にして、
アドレス2〜7のアフターエンベロープが実行される。
以上説明したように、この発明は、離鍵時のエンベロー
プ状態を検出し、この検出されたエンベロープ状態が所
定のエンベロープ状態より以前のエンベロープ状態であ
ったとき、その時点からアフターエンベロープを発生す
る電子楽器であるから、如何なる時点で離鍵されても常
にアフターエンベロープが付与されることにより、従来
の電子楽器に比してより確実なアフターエンベロープ機
能を実現できる利点がある。
プ状態を検出し、この検出されたエンベロープ状態が所
定のエンベロープ状態より以前のエンベロープ状態であ
ったとき、その時点からアフターエンベロープを発生す
る電子楽器であるから、如何なる時点で離鍵されても常
にアフターエンベロープが付与されることにより、従来
の電子楽器に比してより確実なアフターエンベロープ機
能を実現できる利点がある。
第1図は本発明の一実施例による電子楽器の全体ブロッ
ク図、第2図はエンベロープ波形の図、第3図は記憶装
置9の内容を示す図、第4図はフローチャートである。 1・・・・・・鍵盤、2・・・・・・CPU、3・・・
・・・波形記憶部、4・・・・・・乗算部、5・・・・
・・累算器、6・・・・・・D/A変換器、7・・・・
・・アンプ、9・・・・・・記憶装置、10・・・・・
・比較器、11112・・・・・・アンドゲート、13
・・・・・・インバータ。 特許出願人 カシオ計算機株式会社 了フデーz>Ma−7” 第4図 第3図
ク図、第2図はエンベロープ波形の図、第3図は記憶装
置9の内容を示す図、第4図はフローチャートである。 1・・・・・・鍵盤、2・・・・・・CPU、3・・・
・・・波形記憶部、4・・・・・・乗算部、5・・・・
・・累算器、6・・・・・・D/A変換器、7・・・・
・・アンプ、9・・・・・・記憶装置、10・・・・・
・比較器、11112・・・・・・アンドゲート、13
・・・・・・インバータ。 特許出願人 カシオ計算機株式会社 了フデーz>Ma−7” 第4図 第3図
Claims (1)
- 【特許請求の範囲】 離鍵後においてもあらたなエンベロープを発生させるア
フターエンベロープ機能をもつた電子楽器において、 離鍵時のエンベロープ状態を検出する検出手段と、この
検出手段により検出されたエンベロープ状態が所定のエ
ンベロープ状態より以前のエンベロープ状態であるか否
かを判断する判断手段と、この判断手段にて上記離鍵時
のエンベロープ状態が所定のエンベロープ状態以前のエ
ンベロープ状態と判断されると、その時点から上記あら
たなエンベロープを発生させる手段とから成る電子楽器
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60044660A JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60044660A JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61204694A true JPS61204694A (ja) | 1986-09-10 |
Family
ID=12697599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60044660A Pending JPS61204694A (ja) | 1985-03-08 | 1985-03-08 | 電子楽器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61204694A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5430815A (en) * | 1977-08-12 | 1979-03-07 | Matsushita Electric Ind Co Ltd | Envelope signal generator |
JPS59840U (ja) * | 1982-06-25 | 1984-01-06 | 株式会社大阪戸樋受製作所 | 樋受金具 |
JPS5913662U (ja) * | 1982-07-19 | 1984-01-27 | 本田技研工業株式会社 | エアクリ−ナ装置 |
JPS59113493A (ja) * | 1982-12-21 | 1984-06-30 | ヤマハ株式会社 | 電子楽器 |
JPS59121395A (ja) * | 1982-12-28 | 1984-07-13 | ヤマハ株式会社 | エンベロ−プ信号発生装置 |
-
1985
- 1985-03-08 JP JP60044660A patent/JPS61204694A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5430815A (en) * | 1977-08-12 | 1979-03-07 | Matsushita Electric Ind Co Ltd | Envelope signal generator |
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JPS59121395A (ja) * | 1982-12-28 | 1984-07-13 | ヤマハ株式会社 | エンベロ−プ信号発生装置 |
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