JPS61202463A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に、多層電極配線構造を有す
る半導体装置における電極構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to an electrode structure in a semiconductor device having a multilayer electrode wiring structure.
［従来の技術］
従来の多層電極配線構造を有する半導体装置について高
信頼度トランジスタ素子を一例として図について説明す
る。[Prior Art] A semiconductor device having a conventional multilayer electrode wiring structure will be described with reference to the drawings, taking a highly reliable transistor element as an example.
第２八図ないし第２Ｄ図は従来の製造方法による半導体
装置の主要製造工程における断面構造を示す図である。FIGS. 28 to 2D are diagrams showing cross-sectional structures in main manufacturing steps of a semiconductor device according to a conventional manufacturing method.
以下、第２八図ないし第２Ｄ図を参照して従来の製造方
法について説明する。Hereinafter, a conventional manufacturing method will be explained with reference to FIGS. 28 to 2D.
第２Ａ図において、Ｎ型半導体基板１上にシリコン酸化
膜２が形成される。このシリコン酸化膜２は、写真蝕刻
技術を用いて不純物を拡散してペースおよびエミッタ領
域を形成する際にマスクとして機能するのに必要な膜厚
を有する。次に、Ｎ型半導体基板１とは反対の導電型の
不純物を拡散してＰ型ベース領域３が形成される。さら
に、Ｎ型半導体基板１と同一の導電型の不純物を拡散し
てエミッタ領域４が形成される。次に、シリコン酸化膜
２上にリン等の不純物を拡散してパッシベーション層２
１が形成される。このパッシベーション層２１は通常高
信頼度素子や高耐圧素子において素子の劣化を防止する
ために設けられ、写真蝕刻工程において、シリコン酸化
膜よりも著しくエツチング速度が速い特徴がある。さら
に、パッシベーション層２１の上にシリコン酸化１！５
が形成される。In FIG. 2A, a silicon oxide film 2 is formed on an N-type semiconductor substrate 1. As shown in FIG. This silicon oxide film 2 has a thickness necessary to function as a mask when forming paste and emitter regions by diffusing impurities using photolithography. Next, impurities of a conductivity type opposite to that of the N-type semiconductor substrate 1 are diffused to form a P-type base region 3. Furthermore, an emitter region 4 is formed by diffusing impurities of the same conductivity type as the N-type semiconductor substrate 1. Next, impurities such as phosphorus are diffused onto the silicon oxide film 2 to create a passivation layer 2.
1 is formed. This passivation layer 21 is usually provided in a high reliability device or a high breakdown voltage device to prevent deterioration of the device, and is characterized by a significantly faster etching rate than a silicon oxide film in a photolithography process. Furthermore, on the passivation layer 21, silicon oxide 1!5
is formed.
第２Ｂ図において、半導体素子として機能するために、
ベース拡散領域３およびエミッタ拡散領域４から電極配
線を取出すためのベースオーミックコンタクト孔３１お
よびエミッタオーミックコンタクト孔４１がそれぞれ形
成される。これらのオーミックコンタクト孔３１．４１
は写真蝕刻技術を用いて、耐酸性感光樹脂をマスクとし
エツチング液を用いてエツチングして形成される。しか
し、上述のように酸化１１２．５とリンパッシベーショ
ン層２１とではエツチング速度が興なり、リンパッシベ
ーション層２１の方がはるかにエツチング速度が速く、
オーミックコンタクト孔３１゜４１の酸化膜段部（コン
タクト孔の側壁）は第２Ｂ図に示されるように通常オー
バーハング状態になっている。In FIG. 2B, in order to function as a semiconductor element,
A base ohmic contact hole 31 and an emitter ohmic contact hole 41 are formed for taking out electrode wiring from the base diffusion region 3 and emitter diffusion region 4, respectively. These ohmic contact holes 31.41
is formed by etching using an etching solution using an acid-resistant photosensitive resin as a mask using photolithographic technology. However, as mentioned above, the etching speed is high between the oxidation 112.5 and the lymph passivation layer 21, and the etching speed of the lymph passivation layer 21 is much faster.
The oxide film step portion (side wall of the contact hole) of the ohmic contact hole 31.degree. 41 is normally in an overhanging state as shown in FIG. 2B.
第２Ｃ図において、電極金属が蒸着法またはスパッタ法
を用いて形成される。すなわち、バリアメタル５１およ
びバリアメタル５１上の主電極金属５２が形成される。In FIG. 2C, electrode metal is formed using a vapor deposition method or a sputtering method. That is, barrier metal 51 and main electrode metal 52 on barrier metal 51 are formed.
ここで、バリアメタル５１は主電極金属５２と半導体基
板１との密着性の向上や、熱などによる主電極金ｍ５２
とシリコン半導体基板１とが反応するのを防止するため
に用いられる。通常、主電極金ｊ１５２は高信頼度半導
体素子では金が用いられ、バリアメタル５１には、チタ
ン−タングステンまたは白金が用いられる。Here, the barrier metal 51 is used to improve the adhesion between the main electrode metal 52 and the semiconductor substrate 1, and to protect the main electrode metal m52 from heat.
This is used to prevent the reaction between the silicon semiconductor substrate 1 and the silicon semiconductor substrate 1. Usually, the main electrode gold j152 is made of gold in a highly reliable semiconductor device, and the barrier metal 51 is made of titanium-tungsten or platinum.
ここで、第２Ｃ図から見られるように、オーミックコン
タクト孔３１および４１の酸化膜段部がオーバーハング
状態に形成されているので、バリアメタル５１は酸化膜
段部で断線している。Here, as seen from FIG. 2C, since the oxide film step portions of the ohmic contact holes 31 and 41 are formed in an overhanging state, the barrier metal 51 is disconnected at the oxide film step portion.
第２Ｄ図において、写真蝕刻技術により、ベース電極金
属部３３とエミッタ電極金属部４３とが形成される。次
に、電極金属を外部からの汚染や損傷から保護するため
に保護膜が形成される。この保護膜形成については後に
詳述する。In FIG. 2D, a base electrode metal portion 33 and an emitter electrode metal portion 43 are formed by photolithography. Next, a protective film is formed to protect the electrode metal from external contamination and damage. This protective film formation will be described in detail later.
以上のようにして従来の半導体装置が形成されていた。A conventional semiconductor device was formed in the manner described above.
［発明が解決しようとする問題点］
第３Ａ図および第３Ｂ図は従来の製造工程におけるベー
スオーミックコンタクト孔部を拡大した断面図である。[Problems to be Solved by the Invention] FIGS. 3A and 3B are enlarged cross-sectional views of a base ohmic contact hole in a conventional manufacturing process.
以下、第３Ａ図および第３Ｂ図を参照して問題点につい
て説明する。The problem will be explained below with reference to FIGS. 3A and 3B.
第３Ａ図は第２Ｄ図におけるベースオーミックコンタク
ト部の拡大図である。第３Ａ図において、酸化ＩＩ２．
５とリンパッシベーション層２１とのエツチング速度の
差によってオーミックコンタクト孔３１の酸化膜段部に
オーバーハング形状イが形成され、このことにより、バ
リアメタル５１が断線し、主電極金属３３がシリコン半
導体基板１と接触する部分口が生じる。FIG. 3A is an enlarged view of the base ohmic contact portion in FIG. 2D. In Figure 3A, oxidation II2.
Due to the difference in etching speed between the etching layer 5 and the lymph passivation layer 21, an overhang shape A is formed in the oxide film step part of the ohmic contact hole 31, and as a result, the barrier metal 51 is disconnected and the main electrode metal 33 is exposed to the silicon semiconductor substrate. A partial opening is created in contact with 1.
第３Ｂ図において、電極金属３３を外部からの汚染や損
傷から守るために保護膜６が形成される。In FIG. 3B, a protective film 6 is formed to protect the electrode metal 33 from external contamination and damage.
一般に、この保護膜６にはＣＶＤ法（化学蒸着法）で形
成されるシリコン酸化膜からなるガラスコート被膜が用
いられる。このガラスコート被膜６は通常４００℃前後
の温度で形成され、シリコンと金とが化学反応を起こす
温度より高い。したがって、主電極金属３３と半導体素
子１とが接触している部分口において、金−シリコン反
応が生じ、電極金属と半導体素子１との間の接合が短絡
してバリアメタル５１の機能がなくなり、耐圧不良が発
生する。また、主電極金属３３がオーミックコンタクト
孔３１の酸化膜の段差部において平坦部よりその実効的
膜厚が薄くなり、電流密度の低下やその部分での電極の
断線等が生じる。上述の問題点は図示しないがエミッタ
電極部においても同様である。Generally, a glass coat film made of a silicon oxide film formed by a CVD method (chemical vapor deposition method) is used as the protective film 6. This glass coat film 6 is normally formed at a temperature of around 400° C., which is higher than the temperature at which silicon and gold undergo a chemical reaction. Therefore, at the partial opening where the main electrode metal 33 and the semiconductor element 1 are in contact, a gold-silicon reaction occurs, the bond between the electrode metal and the semiconductor element 1 is shorted, and the barrier metal 51 loses its function. Voltage failure occurs. Furthermore, the effective film thickness of the main electrode metal 33 becomes thinner at the stepped portion of the oxide film of the ohmic contact hole 31 than at the flat portion, resulting in a decrease in current density and disconnection of the electrode at that portion. Although not shown, the above-mentioned problem also applies to the emitter electrode section.
上述の問題点は主電極金属が金の場合はより顕著に現わ
れ、半導体素子の信頼性の低下の原因となっている。半
導体素子を製造する段階において発生した不良は歩留り
の低下を招くだけですむが、市場に出てから動作中に発
生した場合においては著しく信用を低下させる原因とな
り、その損害は測り知れない。The above-mentioned problem becomes more noticeable when the main electrode metal is gold, and becomes a cause of a decrease in the reliability of the semiconductor device. Defects that occur during the manufacturing stage of semiconductor devices only cause a decrease in yield, but if defects occur during operation after being released on the market, they can cause a significant loss of trust, and the damage caused is immeasurable.
それゆえ、この発明の目的は、上述の欠点を除去し、耐
圧不良や断線等の発生しない信頼度の高い半導体装置を
提供することである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks and provide a highly reliable semiconductor device that does not suffer from breakdown voltage failures or disconnections.
［問題点を解決するための手段］
この発明においては、コンタクト孔に形成される多層電
極を形成する際に、主電極金属をバリアメタルよりも小
さく形成して、コンタクト孔酸化膜段部およびシリコン
半導体素子に主電極金属が接触しないようにする。[Means for Solving the Problems] In the present invention, when forming a multilayer electrode to be formed in a contact hole, the main electrode metal is formed smaller than the barrier metal, so that the contact hole oxide film step and the silicon Prevent the main electrode metal from coming into contact with the semiconductor element.
［作用］
上述の構成とすることにより、バリアメタルがコンタク
ト孔酸化膜段部で断線し、かつシリコン半導体素子表面
がコンタクト孔において一部露出していても、主電極金
属はコンタクト孔側壁およびシリコン半導体素子と接触
することはない。したがって、主電極金属とシリコンと
の反応は生じず、かつオーミックコンタクト孔段差部に
おける主電極金属の実効的に膜厚の薄い箇所もなくなる
ので、断線なども生じず安定で信頼性の高い半導体装置
が得られる。[Function] With the above configuration, even if the barrier metal is disconnected at the step of the contact hole oxide film and the silicon semiconductor element surface is partially exposed in the contact hole, the main electrode metal can be connected to the side wall of the contact hole and the silicon. It does not come into contact with semiconductor elements. Therefore, there is no reaction between the main electrode metal and silicon, and there is no place where the main electrode metal is effectively thin at the stepped portion of the ohmic contact hole, so that disconnections do not occur and the semiconductor device is stable and reliable. is obtained.
［発明の実施例］
第１八図ないし第１Ｄ図はこの発明の一実施例による半
導体装置の主要製造工程における断面構造を示す図であ
る。以下、第１八図ないし第１Ｄ図を参照してこの発明
の一実施例について説明する。[Embodiment of the Invention] FIGS. 18 to 1D are diagrams showing a cross-sectional structure of a semiconductor device according to an embodiment of the present invention during main manufacturing steps. An embodiment of the present invention will be described below with reference to FIGS. 18 to 1D.
第１Ａ図は第２Ｂ図に対応する製造工程段階を示し、Ｎ
型シリコン半導体基板１上に酸化膜２およびパッシベー
ション層２１が形成され、ざらに酸化膜５が形成される
。ここで、酸化１１２は不純物を拡散してベース領域３
およびエミッタ領域４を形成する際に必要なマスクとし
て機能する膜厚を有する。また、パッシベーション層２
１は、通常高信頼度素子や高耐圧素子において素子の劣
化を防止するために酸化ｌ１１２上にリンなどの不純物
を拡散して形成される。さらに、基板１と反対の導電型
の不純物を拡散してベースＩＩ域３が形成さ。FIG. 1A shows manufacturing process steps corresponding to FIG. 2B, N
An oxide film 2 and a passivation layer 21 are formed on a silicon semiconductor substrate 1, and an oxide film 5 is formed roughly. Here, the oxidation 112 diffuses impurities into the base region 3.
and has a film thickness that functions as a mask necessary when forming emitter region 4. In addition, the passivation layer 2
1 is usually formed by diffusing an impurity such as phosphorus on oxide l112 in order to prevent deterioration of the element in a high reliability element or a high breakdown voltage element. Further, an impurity of a conductivity type opposite to that of the substrate 1 is diffused to form a base II region 3.
れ、次にＮ型半導体基板と同一の導電型を有する不純物
を拡散してエミッタ領域４が形成される。Then, an emitter region 4 is formed by diffusing impurities having the same conductivity type as the N-type semiconductor substrate.
半導体素子として機能するために、ベース領域３および
エミッタ領域４から電極を取出すためのベースオーミッ
クコンタクト孔３１１３よびエミッタオーミックコンタ
クト孔４１がそれぞれ所定の領域に形成される。これら
のオーミックコンタクト孔３１．４１は写真蝕刻技術を
用いて耐酸性感光樹脂をマスクとして酸化膜エッチャン
ト（通常フッ酸系エツチング液が用いられる）でエツチ
ングを行なうが、酸化膜２，５とリンパッシベーション
層２１とではエツチング速度が異なり、リンパッシベー
ション層２１の方がはるかにエツチング速度が速い。し
たがってオーミックコンタクト孔３１．４１の形状はオ
ーバーハング状態となる。In order to function as a semiconductor element, a base ohmic contact hole 3113 and an emitter ohmic contact hole 41 for taking out electrodes from the base region 3 and emitter region 4 are formed in predetermined regions, respectively. These ohmic contact holes 31 and 41 are etched using photolithographic technology using an acid-resistant photosensitive resin as a mask and an oxide film etchant (usually a hydrofluoric acid-based etching solution is used), but the oxide films 2 and 5 and lymph passivation are etched. The etching speed of the layer 21 is different, and the etching speed of the lymph passivation layer 21 is much faster. Therefore, the shape of the ohmic contact hole 31.41 becomes an overhanging state.
第１Ｂ図において、電極金属が蒸着法またはスパッタ法
を用いて形成された後、写真蝕刻技術を用いて各オーミ
ックコンタクト孔３１．４１に電極が形成される。この
電極はバリアメタル５１と主電極金属、３４．４４とか
らそれぞれ形成される。In FIG. 1B, after electrode metal is formed using a vapor deposition or sputtering method, an electrode is formed in each ohmic contact hole 31, 41 using photolithography. This electrode is formed from barrier metal 51 and main electrode metal 34.44, respectively.
ここで、バリアメタル５１はシリコン半導体基板または
酸化１１５と主電極金属３４．４４との密着性を良くす
るためや、シリコン半導体基板１と主電極台ｊ１３４．
４４との反応を防止するために設けられる。主電極金属
３４．４４はこの発明の実施例においては金であり、バ
リアメタル５１としては一般にチタン−タングステンま
たは白金が用いられる。Here, the barrier metal 51 is used to improve the adhesion between the silicon semiconductor substrate or the oxide 115 and the main electrode metal 34.
This is provided to prevent reaction with 44. The main electrode metal 34,44 is gold in this embodiment of the invention, and the barrier metal 51 is typically titanium-tungsten or platinum.
第１Ｃ図は第１Ｂ図におけるベースオーミックコンタク
ト孔部に電極金属が配線された状態を示す拡大図である
。上述のように、酸化１１２．５とリンパッシベーショ
ン層２１とのエツチング速度の差により、ベースオーミ
ックコンタクト孔３１の酸化膜段部はオーバーハング状
に加工される。FIG. 1C is an enlarged view showing a state in which electrode metal is wired in the base ohmic contact hole in FIG. 1B. As described above, due to the difference in etching rate between the oxide layer 112.5 and the lymph passivation layer 21, the oxide layer step portion of the base ohmic contact hole 31 is processed into an overhang shape.
バリアメタル５１はオーバーハング形状イのために酸化
膜段部で断線しているが、この発明においては、主電極
金属３４は、バリアメタル５１より小さくオーミックコ
ンタクト孔３１内部に形成されているので断線は生じず
、かつ半導体基板１にも接触していない。この主電極金
属３４の形成は主にマスクの形状を考慮することにより
、容易にバリアメタル５１より小さく形成することがで
きる。The barrier metal 51 is disconnected at the step of the oxide film due to the overhang shape, but in this invention, the main electrode metal 34 is smaller than the barrier metal 51 and is formed inside the ohmic contact hole 31, so there is no disconnection. is not generated and is not in contact with the semiconductor substrate 1 either. The main electrode metal 34 can be easily formed to be smaller than the barrier metal 51 by mainly considering the shape of the mask.
第１Ｄ図において電極金属５１．３４を外部からの汚染
や損傷から防止するために保護膜６が形成される。一般
にこの保１ｊｌ１６はＣＶＤ法によるシリコン酸化膜の
ガラスコート被１１６が用いられる。このガラスコート
被ＦＩＡ６の形成は４００℃前優の高温で処理されるの
で、金と、シリコンとの反応温度よりも高い雰囲気潤度
下で処理されることになる。従来の半導体装置において
は、この保護膜６形成時に主電極金属である金と半導体
基板であるシリコンとの間に反応が生じて接合の短絡に
よる耐圧不良などが生じていた。しかしこの発明におい
ては、主Ｎ極金属３４はコンタクト孔３１内部にバリア
メタル５１より小さく形成されて主電極金属３４と半導
体基板１とが直接接触しない構造になっている。したが
ってこの実施例においては金−シリコン反応が生じず安
定で信頼性の高い半導体素子が得られる。なお、第１Ｄ
図においてはベースコンタクト孔部について示している
が、エミッタコンタクト孔部においても同様であること
は言うまでもない。In FIG. 1D, a protective film 6 is formed to protect the electrode metal 51.34 from external contamination and damage. Generally, a glass coating 116 of silicon oxide film formed by the CVD method is used for this protection 1jl16. Since the formation of the glass-coated FIA 6 is performed at a high temperature of 400° C. or more, the process is performed under an atmospheric humidity higher than the reaction temperature of gold and silicon. In conventional semiconductor devices, when the protective film 6 is formed, a reaction occurs between gold, which is the main electrode metal, and silicon, which is the semiconductor substrate, resulting in a breakdown voltage failure due to a short circuit at the junction. However, in the present invention, the main N-electrode metal 34 is formed inside the contact hole 31 to be smaller than the barrier metal 51, so that the main electrode metal 34 and the semiconductor substrate 1 are not in direct contact with each other. Therefore, in this embodiment, no gold-silicon reaction occurs and a stable and highly reliable semiconductor device can be obtained. In addition, 1st D
Although the figure shows the base contact hole, it goes without saying that the same applies to the emitter contact hole.
また、主電極金属はコンタクト孔３１の酸化膜段部に接
していないので、実効的膜厚の薄い箇所は形成されず、
その部分における断線などが生じない。In addition, since the main electrode metal is not in contact with the oxide film step part of the contact hole 31, no area with a thin effective film thickness is formed.
There will be no disconnection in that part.
なお、上記実施例においては、高信頼度用バイポーラト
ランジスタについて説明し、主電極金属を金として説明
しているが、これに限定されず、他の多層電極構造を有
する半導体素子についても同様の効果が得られる。In addition, in the above embodiment, a bipolar transistor for high reliability is explained and the main electrode metal is gold, but the same effect is not limited to this and can be applied to semiconductor elements having other multilayer electrode structures. is obtained.
［発明の効果］
以上のように、この発明においては、主７４極金属がオ
ーミックコンタクト孔内部にバリアメタルより小さく形
成されて、オーミックコンタクト孔酸化膜段部および半
導体素子基板表面に接触しない構造になっている。した
がって、たとえば金−シリコン反応などが生じず、かつ
主電極金属の実効的膜厚の薄゛い箇所も生じないので、
安定で信頼性の高い半導体装置を得ることが可能となる
。[Effects of the Invention] As described above, in this invention, the main 74-pole metal is formed inside the ohmic contact hole to be smaller than the barrier metal, resulting in a structure in which it does not come into contact with the oxide film step of the ohmic contact hole or the surface of the semiconductor element substrate. It has become. Therefore, for example, a gold-silicon reaction does not occur, and there are no areas where the effective film thickness of the main electrode metal is thin.
It becomes possible to obtain a stable and highly reliable semiconductor device.
第１八図ないし第１Ｄ図はこの発明による半導体装置の
電極形成の主要工程段階における断面構造を示す図であ
る。第２八図ないし第２Ｄ図は従来の方法による半導体
素子のＭ極形成の主要工程における断面構造を示す図で
ある。第３Ａ図および第３Ｂ図は従来の製造工程におけ
るベースコンタクト部の拡大図である。
図において、１は半導体基板、２．５は酸化膜、２１は
リンパッシベーション層、３はベース領域、３１はベー
スオーミックコンタクト孔、３３．３４はベース主電極
金属、４はエミッタ領域、４１はエミッタオーミックコ
ンタクト孔、４３．４４はエミッタ主電極金属、５１は
バリアメタル、５２は主電極金属、３３−は金−シリコ
ン反応が生じた部分を示す。
なお、図中、同符号は同一または相当部を示す。FIGS. 18 to 1D are diagrams showing cross-sectional structures at main process steps for forming electrodes of a semiconductor device according to the present invention. FIGS. 28 to 2D are diagrams showing cross-sectional structures in the main steps of forming an M pole of a semiconductor device by a conventional method. FIGS. 3A and 3B are enlarged views of the base contact portion in the conventional manufacturing process. In the figure, 1 is a semiconductor substrate, 2.5 is an oxide film, 21 is a lymph passivation layer, 3 is a base region, 31 is a base ohmic contact hole, 33.34 is a base main electrode metal, 4 is an emitter region, and 41 is an emitter. In the ohmic contact hole, 43, 44 is the emitter main electrode metal, 51 is the barrier metal, 52 is the main electrode metal, and 33- is the part where the gold-silicon reaction occurs. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
クト孔内に電極が配設される半導体装置であつて、 前記電極は前記半導体基板上に形成される第１の電極と
、前記第１の電極上に形成される第２の電極とから構成
されており、 前記第２の電極は前記第１の電極より小さく形成され、
かつ前記コンタクト孔の側壁および前記半導体基板に接
触しないようにされることを特徴とする半導体装置。[Scope of Claims] A semiconductor device in which an electrode is disposed in a contact hole formed in a predetermined region on a semiconductor substrate, wherein the electrode is a first electrode formed on the semiconductor substrate. and a second electrode formed on the first electrode, the second electrode being smaller than the first electrode,
A semiconductor device characterized in that the semiconductor device is configured not to come into contact with a side wall of the contact hole and the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4505485A JPS61202463A (en) | 1985-03-05 | 1985-03-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4505485A JPS61202463A (en) | 1985-03-05 | 1985-03-05 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202463A true JPS61202463A (en) | 1986-09-08 |
Family
ID=12708636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4505485A Pending JPS61202463A (en) | 1985-03-05 | 1985-03-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202463A (en) |
-
1985
- 1985-03-05 JP JP4505485A patent/JPS61202463A/en active Pending
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