JPS62134977A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS62134977A JPS62134977A JP60276248A JP27624885A JPS62134977A JP S62134977 A JPS62134977 A JP S62134977A JP 60276248 A JP60276248 A JP 60276248A JP 27624885 A JP27624885 A JP 27624885A JP S62134977 A JPS62134977 A JP S62134977A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は電気的にデータの書込み及び消去が行なえる
浮遊ゲート構造のＭ ＯＳ ｌ−ランジスタを用いた不
揮発性半導体記憶装置に関する。
浮遊ゲート構造のＭ ＯＳ ｌ−ランジスタを用いた不
揮発性半導体記憶装置に関する。
［発明の技術的背景とその問題点］
浮遊ゲート構造のＭＯＳトランジスタを用い、電気的に
データの書込み及び消去が可能な不揮発性半導体記憶装
置はよく知られている。この種の記憶装置の１ビット分
のメモリセルの従来の構成を第９図ないし第１１図に示
す。ここで第９図はそのパターン平面図であり、第１０
図は第９図のａ−ｂ線に沿って切った場合の断面図であ
り、第１１図は第９図のｃ−ｄ線に沿って切った場合の
断面図である。第９図ないし第１１図において１０は例
えばＰ型のシリコン半導体基板であり、この基板１０内
には三箇所にＮ＋型の半導体領域１１ないし１３が互い
に分離して形成されている。このうちＮ＋型半導体領［
１１はデータ記憶用ＭＯＳトランジスタのソース及び各
データ記憶用ＭＯＳトランジスタのソースどうしを接続
する配線、Ｎ４″型半導体領戚１２はデータ記憶用ＭＯ
Ｓトランジスタのドレイン及びこのドレインを選択用Ｍ
ＯＳトランジスタのソースと接続する配線となるもので
あり、両頭１ｉＪ１１．１２相互間の基板１０の表面上
にはゲート絶縁膜となり膜厚が比較的薄い、例えば数百
人程度以下にされたシリコン酸化膜１４が形成されてい
る。同様にＮ′″型半導体領域１２と１３とは選択用Ｍ
ＯＳトランジスタのソース、ドレイン及び配線となるも
のであり、この開領域１２．１３相互間の基板１０の表
面上にもゲート絶縁膜となる数百人程度以下の膜厚のシ
リコン酸化ＷＡ１４（図示せず）が形成されている。さ
らに上記Ｎ＋型半導体領域１２上の一部には極めて薄い
膜厚、例えば１００人程人程シリコン酸化膜１５が形成
されている。そして上記シリコン酸化膜１４及び上記シ
リコン酸化ｌ！１５など比較的膜厚が薄いシリコン酸化
膜が形成された領域以外の基板表面上には膜厚が十分に
厚い、例えば２０００人程度０フィールド酸化膜１６が
形成されている。そして上記シリコン酸化膜１４及び上
記シリコン酸化１１１５上を連続して覆うように多結晶
シリコン層などで構成された浮遊ゲート電極１７が形成
されており、さらにこの浮遊ゲート電極１７上にはシリ
コン酸化膜を介して廖結晶シリコン層などで構成された
制御ゲート電極１８が形成されている。
データの書込み及び消去が可能な不揮発性半導体記憶装
置はよく知られている。この種の記憶装置の１ビット分
のメモリセルの従来の構成を第９図ないし第１１図に示
す。ここで第９図はそのパターン平面図であり、第１０
図は第９図のａ−ｂ線に沿って切った場合の断面図であ
り、第１１図は第９図のｃ−ｄ線に沿って切った場合の
断面図である。第９図ないし第１１図において１０は例
えばＰ型のシリコン半導体基板であり、この基板１０内
には三箇所にＮ＋型の半導体領域１１ないし１３が互い
に分離して形成されている。このうちＮ＋型半導体領［
１１はデータ記憶用ＭＯＳトランジスタのソース及び各
データ記憶用ＭＯＳトランジスタのソースどうしを接続
する配線、Ｎ４″型半導体領戚１２はデータ記憶用ＭＯ
Ｓトランジスタのドレイン及びこのドレインを選択用Ｍ
ＯＳトランジスタのソースと接続する配線となるもので
あり、両頭１ｉＪ１１．１２相互間の基板１０の表面上
にはゲート絶縁膜となり膜厚が比較的薄い、例えば数百
人程度以下にされたシリコン酸化膜１４が形成されてい
る。同様にＮ′″型半導体領域１２と１３とは選択用Ｍ
ＯＳトランジスタのソース、ドレイン及び配線となるも
のであり、この開領域１２．１３相互間の基板１０の表
面上にもゲート絶縁膜となる数百人程度以下の膜厚のシ
リコン酸化ＷＡ１４（図示せず）が形成されている。さ
らに上記Ｎ＋型半導体領域１２上の一部には極めて薄い
膜厚、例えば１００人程人程シリコン酸化膜１５が形成
されている。そして上記シリコン酸化膜１４及び上記シ
リコン酸化ｌ！１５など比較的膜厚が薄いシリコン酸化
膜が形成された領域以外の基板表面上には膜厚が十分に
厚い、例えば２０００人程度０フィールド酸化膜１６が
形成されている。そして上記シリコン酸化膜１４及び上
記シリコン酸化１１１５上を連続して覆うように多結晶
シリコン層などで構成された浮遊ゲート電極１７が形成
されており、さらにこの浮遊ゲート電極１７上にはシリ
コン酸化膜を介して廖結晶シリコン層などで構成された
制御ゲート電極１８が形成されている。
また、上記Ｎ＋型半導体領域１２．１３相互間の基板１
０の表面上に形成されているシリコン酸化膜上には多結
晶シリコン層などで構成されたゲート電極１９が形成さ
れている。
０の表面上に形成されているシリコン酸化膜上には多結
晶シリコン層などで構成されたゲート電極１９が形成さ
れている。
このような構成のメモリセルにおけるデータの１込み及
び消去は、例えば１００人程人程いうように極めて薄く
されたシリコン酸化膜１５を介し、フ？ウラ・ノルドハ
イムのトンネル効果で電子を浮遊ゲート電極１７に注入
したり、浮遊ゲート電極１７から放出させたりすること
により行われる。すなわち、浮遊ゲート電極１７への電
子の注入は、制御ゲート電極１８を高電位に設定し、制
御ゲート電極１８と浮遊ゲートｌ ｌ １７どの間の容
量結合により浮遊グー１〜電曝１７の電位を上昇させ、
トンネル効果によりシリコン酸化１１１５を通してＮ＋
型半導体領域１２から浮遊ゲート電極１７に電子を移動
させることにより行われる。他方、浮遊ゲート電極１７
からの電子の放出は、制御ゲート電（Φ１８をアース電
位（ＯＶ）、 ゲート電極１９を高電位、選択用ＭＯ３
１−ランジスタのドレインであるＮ＋型半導体領域１３
を高電位に設定してＮ０型半導体領域１２を高電位に設
定し、トンネル効果によりシリコン酸化膜１５を通して
浮遊ゲート電橋１７からＮ＋型半導体領［２に電子を移
動させることにより行われる。
び消去は、例えば１００人程人程いうように極めて薄く
されたシリコン酸化膜１５を介し、フ？ウラ・ノルドハ
イムのトンネル効果で電子を浮遊ゲート電極１７に注入
したり、浮遊ゲート電極１７から放出させたりすること
により行われる。すなわち、浮遊ゲート電極１７への電
子の注入は、制御ゲート電極１８を高電位に設定し、制
御ゲート電極１８と浮遊ゲートｌ ｌ １７どの間の容
量結合により浮遊グー１〜電曝１７の電位を上昇させ、
トンネル効果によりシリコン酸化１１１５を通してＮ＋
型半導体領域１２から浮遊ゲート電極１７に電子を移動
させることにより行われる。他方、浮遊ゲート電極１７
からの電子の放出は、制御ゲート電（Φ１８をアース電
位（ＯＶ）、 ゲート電極１９を高電位、選択用ＭＯ３
１−ランジスタのドレインであるＮ＋型半導体領域１３
を高電位に設定してＮ０型半導体領域１２を高電位に設
定し、トンネル効果によりシリコン酸化膜１５を通して
浮遊ゲート電橋１７からＮ＋型半導体領［２に電子を移
動させることにより行われる。
このため、このメモリセルでは電子の注入時には浮遊ゲ
ート電極１１の電位を高くする程、短時間で書込みを行
なうことができ、また放出時には浮遊ゲート１ｌｌｉ１
１７の電位を低くする程、短時間で放出を行なうことが
できる。従って、浮遊ゲート電極１７の電位を十分に高
くしたり低くしたりするためには、浮遊ゲート電極１７
と制御ゲート電極１８との間の容量結合をできるだけ大
きくしたほうがよく、このためには、浮遊ゲート電極１
７と制御ゲート電極１８と重なり合っている部分の面積
を可能な限り大きくとることが必要である。ところで、
従来の記憶装置では、Ｎ＋型半導体領域１２の基板表面
上には、Ｎ＋型半導体領域１１と１２との間に設けられ
ている比較的ｌＩ厚の薄いシリコン酸化膜１４が延長し
て設けられているので、この上には浮遊ゲート電極１７
を設けることができない。すなわち、浮遊ゲート電極１
７と制御ゲート電極１８との間の容量結合が大きいほど
、制御ゲート電極１８に所定の電位を供給したときに浮
遊ゲートｒ１極１７の電位が上昇する割合いは大きくな
る。しかし、浮遊ゲート電極１７と基板、浮遊ゲート電
極１７とチャネル部との間の容量は小さい方が浮遊ゲー
ト電極１７の電位はより上昇する。そして浮遊ゲート電
極１γとチャネル部との間の容量は極めて大きい。とこ
ろで、従来′ａ置ではＮ＋型半導体領域１２上に比較的
薄い積厚のシリコン酸化膜１４が形成されており、この
シリコン酸化１＄１４上には浮遊ゲート電極１７は設け
られていない。すなわち、この上に浮遊ゲート電極１７
を設けると、この浮遊ゲート電極１７とチャネル部との
間の容量が増加し、浮遊ゲート′Ｒ極１７の電位を上昇
させることができすらくなるからである。
ート電極１１の電位を高くする程、短時間で書込みを行
なうことができ、また放出時には浮遊ゲート１ｌｌｉ１
１７の電位を低くする程、短時間で放出を行なうことが
できる。従って、浮遊ゲート電極１７の電位を十分に高
くしたり低くしたりするためには、浮遊ゲート電極１７
と制御ゲート電極１８との間の容量結合をできるだけ大
きくしたほうがよく、このためには、浮遊ゲート電極１
７と制御ゲート電極１８と重なり合っている部分の面積
を可能な限り大きくとることが必要である。ところで、
従来の記憶装置では、Ｎ＋型半導体領域１２の基板表面
上には、Ｎ＋型半導体領域１１と１２との間に設けられ
ている比較的ｌＩ厚の薄いシリコン酸化膜１４が延長し
て設けられているので、この上には浮遊ゲート電極１７
を設けることができない。すなわち、浮遊ゲート電極１
７と制御ゲート電極１８との間の容量結合が大きいほど
、制御ゲート電極１８に所定の電位を供給したときに浮
遊ゲートｒ１極１７の電位が上昇する割合いは大きくな
る。しかし、浮遊ゲート電極１７と基板、浮遊ゲート電
極１７とチャネル部との間の容量は小さい方が浮遊ゲー
ト電極１７の電位はより上昇する。そして浮遊ゲート電
極１γとチャネル部との間の容量は極めて大きい。とこ
ろで、従来′ａ置ではＮ＋型半導体領域１２上に比較的
薄い積厚のシリコン酸化膜１４が形成されており、この
シリコン酸化１＄１４上には浮遊ゲート電極１７は設け
られていない。すなわち、この上に浮遊ゲート電極１７
を設けると、この浮遊ゲート電極１７とチャネル部との
間の容量が増加し、浮遊ゲート′Ｒ極１７の電位を上昇
させることができすらくなるからである。
このため、従来装置ではＮ”型半導体領域１２上を避け
て浮遊ゲート電極１７を形成しており、浮遊ゲート電極
１７と制御ゲート電１ｉ１８との重なり合っている部分
の面積を大きくとろうとするとメモリセルサイズが大き
くなり、これによりチップサイズが大きくなって製造価
格が高くなるという欠点がある。従って、従来ではデー
タの山込み、消去時間と製造価格とはある点で妥協が必
要である。
て浮遊ゲート電極１７を形成しており、浮遊ゲート電極
１７と制御ゲート電１ｉ１８との重なり合っている部分
の面積を大きくとろうとするとメモリセルサイズが大き
くなり、これによりチップサイズが大きくなって製造価
格が高くなるという欠点がある。従って、従来ではデー
タの山込み、消去時間と製造価格とはある点で妥協が必
要である。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的はメモリセルサイズを大きくしなくとも
データの書込み、消去時間を角線することができる不連
発性半導体記憶装置を提供することにある。
あり、その目的はメモリセルサイズを大きくしなくとも
データの書込み、消去時間を角線することができる不連
発性半導体記憶装置を提供することにある。
［発明の概要］
上記のような目的を達成するためこの発明にあっては、
第１導電型の半導体基体内に互いに分離して第２導電型
の第１ないし第３の半導体領域を形成し、上記第１及び
第２の半導体領域相互間の上記基体上に膜厚が比較的薄
くされた第１の絶縁膜を形成し、上記第２及び第３の半
導体領域相互間の上記基体上に膜厚が上記第１の絶縁膜
と同程度にされた第２の絶縁膜を形成し、上記第２の半
導体領域上の一部に膜厚が上記第１及び第２の絶縁膜よ
りも薄くされた第３の絶縁膜を形成し、上記第２の半導
体領域上を含み上記第１ないし第３の絶縁膜の形成領域
以外の基体上に膜厚が第１ないし第３の絶縁膜よりも十
分に厚くされた第４の絶縁膜を形成し、少なくとも上記
第３の絶縁膜及び上記第２の半導体領域上に形成された
上記第４の絶縁膜の一部を連続して覆うようにして電気
的に浮遊状態にされた第１の導電体層を形成し、絶縁膜
を介して少なくとも上記第１の導電体層を覆うようにし
て所定の電位が印加される第２の導電体層を形成し、上
記第２の絶縁膜を少なくとも覆うようにして所定の電位
が印加される第３の導電体層を形成し、上記第１及び第
２の半導体領域をソース、ドレイン、上記第１の導電体
層を浮遊ゲートＮ極、上記第２の導電体層を制御ゲート
電極とし、上記第３の絶縁膜を介して浮遊ゲートとの間
で電子を授受するデータ記憶用の浮遊ゲートルｌ０８ｔ
−ランジスタを構成し、上記第２及び第３の半導体領域
をソース、ドレイン、上記第３の導電体層をゲート電極
とする選択用のＭＯ８ｉ−ランジスタを構成するように
している。
第１導電型の半導体基体内に互いに分離して第２導電型
の第１ないし第３の半導体領域を形成し、上記第１及び
第２の半導体領域相互間の上記基体上に膜厚が比較的薄
くされた第１の絶縁膜を形成し、上記第２及び第３の半
導体領域相互間の上記基体上に膜厚が上記第１の絶縁膜
と同程度にされた第２の絶縁膜を形成し、上記第２の半
導体領域上の一部に膜厚が上記第１及び第２の絶縁膜よ
りも薄くされた第３の絶縁膜を形成し、上記第２の半導
体領域上を含み上記第１ないし第３の絶縁膜の形成領域
以外の基体上に膜厚が第１ないし第３の絶縁膜よりも十
分に厚くされた第４の絶縁膜を形成し、少なくとも上記
第３の絶縁膜及び上記第２の半導体領域上に形成された
上記第４の絶縁膜の一部を連続して覆うようにして電気
的に浮遊状態にされた第１の導電体層を形成し、絶縁膜
を介して少なくとも上記第１の導電体層を覆うようにし
て所定の電位が印加される第２の導電体層を形成し、上
記第２の絶縁膜を少なくとも覆うようにして所定の電位
が印加される第３の導電体層を形成し、上記第１及び第
２の半導体領域をソース、ドレイン、上記第１の導電体
層を浮遊ゲートＮ極、上記第２の導電体層を制御ゲート
電極とし、上記第３の絶縁膜を介して浮遊ゲートとの間
で電子を授受するデータ記憶用の浮遊ゲートルｌ０８ｔ
−ランジスタを構成し、上記第２及び第３の半導体領域
をソース、ドレイン、上記第３の導電体層をゲート電極
とする選択用のＭＯ８ｉ−ランジスタを構成するように
している。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る不連発性半導体記憶装置の１ビ
ット分のメモリセルの構成を示すパターン平面図であり
、第２図は第１図のａ−ｂ線に沿って切った場合の断面
図であり、第３図は第１図のｅ−ｆ＠に沿って切った場
合の断面図である。なお、第１図ないし第３図において
、前記第９図ないし第１１図に示す従来装置と対応する
箇所には同じ符号を付して説明を行なう。
ット分のメモリセルの構成を示すパターン平面図であり
、第２図は第１図のａ−ｂ線に沿って切った場合の断面
図であり、第３図は第１図のｅ−ｆ＠に沿って切った場
合の断面図である。なお、第１図ないし第３図において
、前記第９図ないし第１１図に示す従来装置と対応する
箇所には同じ符号を付して説明を行なう。
この実施例のＩ置が前記第９図ないし第１１図に示す従
来のものと異なっている点は、Ｎ＋型半導体領域１２の
基板表面上にはＮ＋型半導体領域１１と１２との間に設
けられている比較的膜厚の薄いシリコン酸化ｌ１１４を
延長して設けるのではなく、この上には膜厚が十分に厚
い、例えば２０００人程度Ｏ７ィールド酸化膜１６を形
成するようにしたものである。さらにこの実施例装置で
は、上記フィールド酸化膜１６を介してＮ＋型半導体領
域１２上の大部分に浮遊ゲーｉ−電極１７を設けること
より、浮遊ゲート電極１７とチャネル部との間の容Ｓを
増加させずに、ｉｌｌ １７Ｉｌゲート電Ｊｉ１８との
重なり合っている部分の面積を大きくとるようにしたも
のである。このため、浮遊ゲート１憧１７を設ける際に
、従来ではその上に設けることを避けていたＮ＋型半導
体領域１２の部分も有効に使用することができ、その分
だけメモリセルサイズを小型化することができ、製造Ｉ
４の低下を図ることができる。また、浮遊ゲート電極１
７と制御ゲート電極１８との重なり合っている部分の面
積は十分に大きくとることができるので、浮遊ゲート７
４極１７の電位を十分に上昇させることができ、これに
よりデータの書込み、消去時間の短縮化を達成すること
ができる。
来のものと異なっている点は、Ｎ＋型半導体領域１２の
基板表面上にはＮ＋型半導体領域１１と１２との間に設
けられている比較的膜厚の薄いシリコン酸化ｌ１１４を
延長して設けるのではなく、この上には膜厚が十分に厚
い、例えば２０００人程度Ｏ７ィールド酸化膜１６を形
成するようにしたものである。さらにこの実施例装置で
は、上記フィールド酸化膜１６を介してＮ＋型半導体領
域１２上の大部分に浮遊ゲーｉ−電極１７を設けること
より、浮遊ゲート電極１７とチャネル部との間の容Ｓを
増加させずに、ｉｌｌ １７Ｉｌゲート電Ｊｉ１８との
重なり合っている部分の面積を大きくとるようにしたも
のである。このため、浮遊ゲート１憧１７を設ける際に
、従来ではその上に設けることを避けていたＮ＋型半導
体領域１２の部分も有効に使用することができ、その分
だけメモリセルサイズを小型化することができ、製造Ｉ
４の低下を図ることができる。また、浮遊ゲート電極１
７と制御ゲート電極１８との重なり合っている部分の面
積は十分に大きくとることができるので、浮遊ゲート７
４極１７の電位を十分に上昇させることができ、これに
よりデータの書込み、消去時間の短縮化を達成すること
ができる。
第４図ないし第８図はそれぞれ上記実施例装置を製造す
る際の各製造工程を示すものであり、第４図（ａ）ない
し第８図（ａ）はそれぞれパターン平面図、第４図（ｂ
）ないし第８図（ｂ）は第４図（ａ）ないし第８図（ａ
）のａ−ｂ線に沿って切った場合の断面図であり、第４
図（Ｃ）ないし第８図（Ｃ）は第４図（ａ）ないし第８
図（ａ）のｅ−ｆ線に沿って切った場合の断面図である
。
る際の各製造工程を示すものであり、第４図（ａ）ない
し第８図（ａ）はそれぞれパターン平面図、第４図（ｂ
）ないし第８図（ｂ）は第４図（ａ）ないし第８図（ａ
）のａ−ｂ線に沿って切った場合の断面図であり、第４
図（Ｃ）ないし第８図（Ｃ）は第４図（ａ）ないし第８
図（ａ）のｅ−ｆ線に沿って切った場合の断面図である
。
まず、第４０に示すように、Ｐ型のシリコン基板１０の
表面に窒化シリコン膜（Ｓｉ３Ｎ＋）２１を堆積形成し
、次にこの窒化シリコン１ｌ１２１を前記Ｎ＋型半導体
領滅１１ないし１３及びシリコン酸化膜１４を形成する
部分にのみ選択的に残すようにバターニングし、次にこ
の残された窒化シリコンｐＩＡ２１をマスクとして用い
て、例えば熱酸化法などにより基板１０表面に例えば２
０００人程度０膜厚のフィールド酸化ｌ１１１６を形成
する。
表面に窒化シリコン膜（Ｓｉ３Ｎ＋）２１を堆積形成し
、次にこの窒化シリコン１ｌ１２１を前記Ｎ＋型半導体
領滅１１ないし１３及びシリコン酸化膜１４を形成する
部分にのみ選択的に残すようにバターニングし、次にこ
の残された窒化シリコンｐＩＡ２１をマスクとして用い
て、例えば熱酸化法などにより基板１０表面に例えば２
０００人程度０膜厚のフィールド酸化ｌ１１１６を形成
する。
次に第５図（ａ）の破線で示す領域上の窒化シリコン膜
２１のみを選択的に除去し、この部分からリン（Ｐ）、
ヒ素（Ａｓ）などのＮ型不純物イオンをイオン注入して
基板１０の表面にＮ＋型半導体領域１１′及び１２′
をそれぞれ形成する。さらにこの後、基板１０の表面を
酸化して上記Ｎ＋型半導体領域１１′及び１２′上に厚
いシリコン酸化膜１６′ を形成する。
２１のみを選択的に除去し、この部分からリン（Ｐ）、
ヒ素（Ａｓ）などのＮ型不純物イオンをイオン注入して
基板１０の表面にＮ＋型半導体領域１１′及び１２′
をそれぞれ形成する。さらにこの後、基板１０の表面を
酸化して上記Ｎ＋型半導体領域１１′及び１２′上に厚
いシリコン酸化膜１６′ を形成する。
次に第６図に示すように上記窒化シリコンＩＩ！Ｉ２１
を除去し、これにより露出した基板１０の表面から選択
的にリン、ヒ素などのＮ型不純物イオンをイオン注入し
て上記Ｎ＋型半導体領［１２’ と連続したＮ＋型半導
体領域１２″を形成した後、その上に薄いｒｓ厚のシリ
コン酸化Ｍ！１４を形成する。
を除去し、これにより露出した基板１０の表面から選択
的にリン、ヒ素などのＮ型不純物イオンをイオン注入し
て上記Ｎ＋型半導体領［１２’ と連続したＮ＋型半導
体領域１２″を形成した後、その上に薄いｒｓ厚のシリ
コン酸化Ｍ！１４を形成する。
次に第７図に示すように、上記Ｎ＋型半導体領ｌｆｆ１
２″上のシリコン酸化膜１４を除去してＮ＋型半導体領
１１ｉ！１２″を露出させ、この露出した部分にさらに
憧めで薄い膜厚のシリコン酸化膜１５を形成する。
２″上のシリコン酸化膜１４を除去してＮ＋型半導体領
１１ｉ！１２″を露出させ、この露出した部分にさらに
憧めで薄い膜厚のシリコン酸化膜１５を形成する。
この後、全面に多結晶シリコン１を堆積し、これをバタ
ーニングして第８図に示すように前記浮遊ゲート電極１
７を形成し、このとき同時にこの多結晶シリコン層によ
り選択用ＭＯ８ｌ−ランジスタのゲート電極１９を形成
する。
ーニングして第８図に示すように前記浮遊ゲート電極１
７を形成し、このとき同時にこの多結晶シリコン層によ
り選択用ＭＯ８ｌ−ランジスタのゲート電極１９を形成
する。
この後に全面にシリコン酸化膜を形成し、さらに全面に
多結晶シリコン層を堆積し、これをバターニングして前
記制御ゲート１擾１８を形成し、さらにゲート１穫１９
及び制御ゲート電極１８をマスクとして用いてリン、ヒ
素などのＮ型不純物イオンを基板１０の表面にイオン注
入して前記Ｎ＋型半導体領域１１ないし１３を形成する
。
多結晶シリコン層を堆積し、これをバターニングして前
記制御ゲート１擾１８を形成し、さらにゲート１穫１９
及び制御ゲート電極１８をマスクとして用いてリン、ヒ
素などのＮ型不純物イオンを基板１０の表面にイオン注
入して前記Ｎ＋型半導体領域１１ないし１３を形成する
。
このような工程により、前記第１図ないし第３図に示す
ようなメモリセルを有する記憶装置が製造される。
ようなメモリセルを有する記憶装置が製造される。
［発明の効果］
以上説明したようにこの発明によれば、メモリセルサイ
ズを大きくしなくともデータの書込み、消去時間を短縮
することができる不揮発性半導体記憶装置を提供するこ
とができる。
ズを大きくしなくともデータの書込み、消去時間を短縮
することができる不揮発性半導体記憶装置を提供するこ
とができる。
第１図はこの発明の一実施例に係る装置の構成を示すパ
ターン平面図、第２図及び第３図はそれぞれ上記第１図
の実施例装置の異なる断面図、第４図ないし第８図はそ
れぞれ上記実施例装置を製造する場合の各製造工程を順
次示す図、第９図は従来装置の構成を示すパターン平面
図、第１０図及び第１１図はそれぞれ上記第９図装置の
異なる断面図である。 １０・・・Ｐ型のシリコン半導体基板、１１．１２．１
３・・・Ｎ＋型半導体領域、１４．１５・・・シリコン
酸化膜、１Ｇ・・・フィールド酸化膜、１７・・・浮遊
ゲート電穫、１８・・・制御ゲート電極、１９・・・ゲ
ート電極。 出願人代理人 弁理士 鈴江武彦 ］］ 第１図 第２図 第３図 （ａ） （ｔ）） （Ｃ）第４
図 （ａ） （ｂ） （Ｃ）￥Ｓ５図 （−一一−−−−〜−ノ （ａ） １す （ｂ） （ｃ）；−−２
−〜、−５−２．ノ （ａ） Ｃ−−−−−−＋＋−−−３ （ａ） 第８図 ］１ 第９図
ターン平面図、第２図及び第３図はそれぞれ上記第１図
の実施例装置の異なる断面図、第４図ないし第８図はそ
れぞれ上記実施例装置を製造する場合の各製造工程を順
次示す図、第９図は従来装置の構成を示すパターン平面
図、第１０図及び第１１図はそれぞれ上記第９図装置の
異なる断面図である。 １０・・・Ｐ型のシリコン半導体基板、１１．１２．１
３・・・Ｎ＋型半導体領域、１４．１５・・・シリコン
酸化膜、１Ｇ・・・フィールド酸化膜、１７・・・浮遊
ゲート電穫、１８・・・制御ゲート電極、１９・・・ゲ
ート電極。 出願人代理人 弁理士 鈴江武彦 ］］ 第１図 第２図 第３図 （ａ） （ｔ）） （Ｃ）第４
図 （ａ） （ｂ） （Ｃ）￥Ｓ５図 （−一一−−−−〜−ノ （ａ） １す （ｂ） （ｃ）；−−２
−〜、−５−２．ノ （ａ） Ｃ−−−−−−＋＋−−−３ （ａ） 第８図 ］１ 第９図
Claims (1)
- 第１導電型の半導体基体と、上記基体内に互いに分離し
て形成された第２導電型の第１ないし第３の半導体領域
と、上記第１及び第２の半導体領域相互間の上記基体上
に形成され、膜厚が比較的薄くされた第１の絶縁膜と、
上記第２及び第３の半導体領域相互間の上記基体上に形
成され、膜厚が上記第１の絶縁膜と同程度にされた第２
の絶縁膜と、上記第２の半導体領域上の一部に形成され
、膜厚が上記第１及び第２の絶縁膜よりも薄くされた第
３の絶縁膜と、上記第２の半導体領域上を含み上記第１
ないし第３の絶縁膜の形成領域以外の基体上に形成され
、膜厚が第１ないし第３の絶縁膜よりも十分に厚くされ
た第４の絶縁膜と、少なくとも上記第３の絶縁膜及び上
記第２の半導体領域上に形成された上記第４の絶縁膜の
一部を連続して覆うように形成され、電気的に浮遊状態
にされた第１の導電体層と、絶縁膜を介して少なくとも
上記第１の導電体層を覆うように形成され、所定の電位
が印加される第２の導電体層と、上記第２の絶縁膜を少
なくとも覆うように形成され、所定の電位が印加される
第３の導電体層をとを具備し、上記第１及び第２の半導
体領域をソース、ドレイン、上記第１の導電体層を浮遊
ゲート電極、上記第２の導電体層を制御ゲート電極とし
、上記第３の絶縁膜を介して浮遊ゲートとの間で電子を
授受するデータ記憶用の浮遊ゲートＭＯＳトランジスタ
を構成し、上記第２及び第３の半導体領域をソース、ド
レイン、上記第３の導電体層をゲート電極とする選択用
のＭＯＳトランジスタを構成するようにしたことを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276248A JPS62134977A (ja) | 1985-12-09 | 1985-12-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276248A JPS62134977A (ja) | 1985-12-09 | 1985-12-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134977A true JPS62134977A (ja) | 1987-06-18 |
Family
ID=17566770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276248A Pending JPS62134977A (ja) | 1985-12-09 | 1985-12-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225700A (en) * | 1991-06-28 | 1993-07-06 | Texas Instruments Incorporated | Circuit and method for forming a non-volatile memory cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
-
1985
- 1985-12-09 JP JP60276248A patent/JPS62134977A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225700A (en) * | 1991-06-28 | 1993-07-06 | Texas Instruments Incorporated | Circuit and method for forming a non-volatile memory cell |
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