JPS61194862A - リ−ドフレ−ムおよびその製造方法 - Google Patents
リ−ドフレ−ムおよびその製造方法Info
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- JPS61194862A JPS61194862A JP60035829A JP3582985A JPS61194862A JP S61194862 A JPS61194862 A JP S61194862A JP 60035829 A JP60035829 A JP 60035829A JP 3582985 A JP3582985 A JP 3582985A JP S61194862 A JPS61194862 A JP S61194862A
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に用いるリードフレームおよびその
製造方法に関するものである。
製造方法に関するものである。
（背景技術およびその問題点）
近年半導体素子は高密度化の一途を辿っており、これに
用いるリードフレームも多ピン化を余儀なくされている
。
用いるリードフレームも多ピン化を余儀なくされている
。
このようなリードフレームの多ピン化には種々の問題点
がある。
がある。
すなわち、半導体素子が高密度化しても半導体素子自体
は大型化するものではなく、半導体製造技術の進歩向上
により、むしろ高密度化に伴って小型化する傾向にある
。
は大型化するものではなく、半導体製造技術の進歩向上
により、むしろ高密度化に伴って小型化する傾向にある
。
そしてまた、半導体素子とのワイヤーボンディングの信
頼性を確保したり、抜・れ等の防止のため一定の機械的
強度を確保する必要上、リード幅は一定幅以上を確保す
る必要がある。
頼性を確保したり、抜・れ等の防止のため一定の機械的
強度を確保する必要上、リード幅は一定幅以上を確保す
る必要がある。
以上の事情から、リードフレームの多ビン化を図るには
、リード間隔を狭めるか、あるいは第８図の（ａ）から
（ｂ）に示すように、リード先端で構成する窓辺を大き
く設定する他ない。
、リード間隔を狭めるか、あるいは第８図の（ａ）から
（ｂ）に示すように、リード先端で構成する窓辺を大き
く設定する他ない。
ところで、リードフレームの製造はプレス加工によるも
のがほとんどであるが、このプレス加工において、リー
ド間隔を狭めるには限界がある。
のがほとんどであるが、このプレス加工において、リー
ド間隔を狭めるには限界がある。
すなわちポンチの座屈防止のため、打ち抜き加工による
抜き幅は一般に材厚程度が限界とされるからである。し
たがって、例えば材厚が０．２５ｍｍのものであれば、
抜き幅は０．２５ｍｍ以下にすることは難かしい。この
ように、リード間隔を狭めるにも加工上の制約があるの
である。なおリードフレームの製造には、化学的エツチ
ングによる方法も採用されているが、リード間隔はやは
り材厚程度以下とすることは困難とされている。
抜き幅は一般に材厚程度が限界とされるからである。し
たがって、例えば材厚が０．２５ｍｍのものであれば、
抜き幅は０．２５ｍｍ以下にすることは難かしい。この
ように、リード間隔を狭めるにも加工上の制約があるの
である。なおリードフレームの製造には、化学的エツチ
ングによる方法も採用されているが、リード間隔はやは
り材厚程度以下とすることは困難とされている。
また、第８図（１））のように窓辺を大きくすれば多ピ
ン化は可能であるが、半導体装置の小型化という要請に
反するばかりか、リード先端と半導体素子との間のボン
ディング距離が長くなり、ポジディングワイヤー間の接
触事故を招来する原因となりかねない。
ン化は可能であるが、半導体装置の小型化という要請に
反するばかりか、リード先端と半導体素子との間のボン
ディング距離が長くなり、ポジディングワイヤー間の接
触事故を招来する原因となりかねない。
なお、第９図に示すように、リード間隔をできるだけ狭
めて加工し、リード先端を一本おきに異なった高さに配
設することによって、多ピン化とリード間の充分な絶縁
耐圧を維持したリードフレームが知られているが（特開
昭５９−２７５５８号）、この場合にも上記のプレス加
工や化学的エツチング加工による方法では、リード間隔
を狭めるには限界があることは上述の通りであり、多ビ
ン化にも限界がある。
めて加工し、リード先端を一本おきに異なった高さに配
設することによって、多ピン化とリード間の充分な絶縁
耐圧を維持したリードフレームが知られているが（特開
昭５９−２７５５８号）、この場合にも上記のプレス加
工や化学的エツチング加工による方法では、リード間隔
を狭めるには限界があることは上述の通りであり、多ビ
ン化にも限界がある。
（発明の概要）
本発明は上記問題点を解消すべくなされたものであり、
多ピン化の要請に応えることのできるリードフレームお
よびその効果的な製造方法を提供することを目的とし、
次の構成を備える。
多ピン化の要請に応えることのできるリードフレームお
よびその効果的な製造方法を提供することを目的とし、
次の構成を備える。
すなわち、半導体素子とボンディングワイヤーで接続さ
れる多数本のリード部が、接続すべき半導体素子周辺に
密に位置するよう形成されるリードフレームにおいて、 前記リード部は、少なくとも前記ボンディングワイヤー
が接続される先端部から所定長部分が、互いに隣接する
リード部とは切断線によって分離されているとともに、
少なくとも該切断線によって分離されている部分が互い
に隣接するリード部相互間で段差を有するように曲折さ
れて成ることを特徴とする。
れる多数本のリード部が、接続すべき半導体素子周辺に
密に位置するよう形成されるリードフレームにおいて、 前記リード部は、少なくとも前記ボンディングワイヤー
が接続される先端部から所定長部分が、互いに隣接する
リード部とは切断線によって分離されているとともに、
少なくとも該切断線によって分離されている部分が互い
に隣接するリード部相互間で段差を有するように曲折さ
れて成ることを特徴とする。
また、半導体素子とボンディングワイヤーで接続される
多数本のリード部が、接続すべき半導体素子周辺に密に
位置するよう形成されるリードフレームの製造方法にお
いて 前記リード部となる部分が、少なくとも前記ボンディン
グワイヤーが接続される先端部から所定長部分が互いに
隣接するリード部となる部分とほぼＶ字状の切れ込みが
形成された薄肉部で繋がるように予備切断線を形成する
予備成形工程と、該予備成形工程で形成された予備切断
線の谷線で切断してリード部を分離するプレス工程と、
該分離されたリード部を、少なくとも前記切断線によっ
て分離されている部分が互いに隣接するリード部相互間
で段差が形成されるように曲折すするプレス工程とを有
することを特徴とする。
多数本のリード部が、接続すべき半導体素子周辺に密に
位置するよう形成されるリードフレームの製造方法にお
いて 前記リード部となる部分が、少なくとも前記ボンディン
グワイヤーが接続される先端部から所定長部分が互いに
隣接するリード部となる部分とほぼＶ字状の切れ込みが
形成された薄肉部で繋がるように予備切断線を形成する
予備成形工程と、該予備成形工程で形成された予備切断
線の谷線で切断してリード部を分離するプレス工程と、
該分離されたリード部を、少なくとも前記切断線によっ
て分離されている部分が互いに隣接するリード部相互間
で段差が形成されるように曲折すするプレス工程とを有
することを特徴とする。
以上のようにリードが切断線によって分離されるから、
リード間隔の狭い多ビンのリードフレームが提供される
。
リード間隔の狭い多ビンのリードフレームが提供される
。
またあらかじめ予備切断線を形成し、次いで予備切断線
の谷線で切断分離するから、プレス金型に無理がかから
ず、線状の極めて狭いリード間隔のリードフレームを製
造することができる。
の谷線で切断分離するから、プレス金型に無理がかから
ず、線状の極めて狭いリード間隔のリードフレームを製
造することができる。
（実施例）
以下図面に基づき本発明の好適な一実施例を説明する。
第１図は本発明に係るリードフレーム１０を示す。図に
おいて１２は半導体素子を搭載するステージ部であり、
ステージサポートパー１４によって外枠１６に連結され
ている。
おいて１２は半導体素子を搭載するステージ部であり、
ステージサポートパー１４によって外枠１６に連結され
ている。
１８は多数本の内部リード部であり、ステージ部１２を
放射状に囲むとともに、外方に延出する外部リード部２
０外端で外枠１６に連結する。
放射状に囲むとともに、外方に延出する外部リード部２
０外端で外枠１６に連結する。
２ｚは外部リード部２０同志を連結するタイバーであり
、樹脂封止型半導体装置に用いられるときは、樹脂の流
れ出しを防止する、いわゆるダムバーを兼ねる。
、樹脂封止型半導体装置に用いられるときは、樹脂の流
れ出しを防止する、いわゆるダムバーを兼ねる。
本発明において特徴的なことは、内部リード部１８の先
端部が所定範囲に亘って、隣接する内部リード部１８と
は切断線２４によって分離されるとともに、第２図から
明らかなように、互いに隣接する内部リード部１８相互
間で段差を有するように、リードの適所で曲折されてい
る点にある。
端部が所定範囲に亘って、隣接する内部リード部１８と
は切断線２４によって分離されるとともに、第２図から
明らかなように、互いに隣接する内部リード部１８相互
間で段差を有するように、リードの適所で曲折されてい
る点にある。
このように段差を設けたのは、上記切断線２４の部位で
内部リード部１８端縁が互いに接触するのを回避し、所
定の絶縁耐圧を維持するためである。
内部リード部１８端縁が互いに接触するのを回避し、所
定の絶縁耐圧を維持するためである。
上記の切断線２４は後記するようにその幅はほとんど零
である。これによって内部リード部１８の多ピン化が達
成される。
である。これによって内部リード部１８の多ピン化が達
成される。
第３図は他の実施例を示す。
本実施例においては、上述のタイバー２２は設けられず
、外枠１６と外部リード部２ｏとの間でリードが曲折さ
れて、前述の段差を形成するようにしている。これによ
って、内部リード部１８のみならず、外部リード部２ｏ
にも隣接するもの同志間で段差を有するリードフレーム
が形成される。
、外枠１６と外部リード部２ｏとの間でリードが曲折さ
れて、前述の段差を形成するようにしている。これによ
って、内部リード部１８のみならず、外部リード部２ｏ
にも隣接するもの同志間で段差を有するリードフレーム
が形成される。
本実施例は、タイバーを有さないため樹脂封止型半導体
装置用には適さないが、サーディツプ型半導体装置用の
変形タイプとして用いうる。
装置用には適さないが、サーディツプ型半導体装置用の
変形タイプとして用いうる。
上記各実施例におけるリード間の段差の形成は、第４図
（ａ）、（ｂ）、（０）に示すように、一本置きの二つ
のリード群の一方のみを下方あるいは上方に曲折しても
よいし、両群を曲折するようにしてもよい。
（ａ）、（ｂ）、（０）に示すように、一本置きの二つ
のリード群の一方のみを下方あるいは上方に曲折しても
よいし、両群を曲折するようにしてもよい。
次に第５図（ａ）、（ｂ）、（Ｃ）に基づいてリードフ
レームの製造方法について述べる。
レームの製造方法について述べる。
まず同図（ａ）の帯状材３０に、第１図に示したリード
フレーム１０の抜きパターンに応じて所定のプレス抜き
加工を施す。このプレス抜き加工は複数回に分けて所定
部分ずつ順次加工するのでもよい。
フレーム１０の抜きパターンに応じて所定のプレス抜き
加工を施す。このプレス抜き加工は複数回に分けて所定
部分ずつ順次加工するのでもよい。
次に、前記の切断線２４に対応する部分を、同図（ｂ）
に示すような断面形状、すなわちほぼＶ字状となる予備
切断線が形成されるよう所要形状のプレス金型を用いて
予備成形を行う。この予備成形は片面側からのみ行って
もよい。しかしいずれにしても、この予備成形によって
互いに隣接する内部リード部１８が予備切断線の谷の薄
肉部で繋がった状態に形成される。この予備成形は、複
数回に分けて行うことができるが、成形時の応力が一部
に集中しないように、例えば、予備成形パターンの中心
に対する両対称位置を同時に加工するようにする。
に示すような断面形状、すなわちほぼＶ字状となる予備
切断線が形成されるよう所要形状のプレス金型を用いて
予備成形を行う。この予備成形は片面側からのみ行って
もよい。しかしいずれにしても、この予備成形によって
互いに隣接する内部リード部１８が予備切断線の谷の薄
肉部で繋がった状態に形成される。この予備成形は、複
数回に分けて行うことができるが、成形時の応力が一部
に集中しないように、例えば、予備成形パターンの中心
に対する両対称位置を同時に加工するようにする。
なお、前記の抜き加工とこの予備成形とは工程順が逆と
なってもよい。
なってもよい。
次に同図（Ｑ）に示すように、プレス金型を用いて、上
記予備成形によって形成された予備切断線の谷の薄肉部
の切離しを行うと同時に、分離された内部リード部１８
が一本置きに段差ができるようにプレス加工を行う。こ
の分離工程と段差形成工程とは別工程であってもよい。
記予備成形によって形成された予備切断線の谷の薄肉部
の切離しを行うと同時に、分離された内部リード部１８
が一本置きに段差ができるようにプレス加工を行う。こ
の分離工程と段差形成工程とは別工程であってもよい。
本発明方法は上記の同時工程と、別工程との両者を含む
ものである。
ものである。
以上のようにして所要のリードフレームの成形が行える
。
。
なお同図（Ｃ）に示すように、分離された内部リード部
１８間には絶縁スペーサ３２を介挿してもよい。
１８間には絶縁スペーサ３２を介挿してもよい。
第６図は半導体素子３４と内部リード部１８間をワイヤ
ーボンディングした状態を示すが、ワイヤーボンディン
グ時には、第７図に示すように交互に段差に形成された
内部リード部１８下面を支持するボンディング治具３６
を用いて、内部ＩＪ−ド部１８を変形させることなく行
うことができる。
ーボンディングした状態を示すが、ワイヤーボンディン
グ時には、第７図に示すように交互に段差に形成された
内部リード部１８下面を支持するボンディング治具３６
を用いて、内部ＩＪ−ド部１８を変形させることなく行
うことができる。
（発明の効果）
以上のように本発明によれば、リード間隔が、はとんど
零であるから、多ビンのリードフレームを提供しえ、半
導体素子の高密度化に対処することができる。また抜き
落し部分が少なくなるから材料の無駄がなくなる。さら
には同数本のリードであれば、リード先端を半導体素子
により近接配置しうるから、ボンディングワイヤーが短
かくてすみ、接触事故が少なくなるなど半導体装置とし
た場合の信頼性が向上する。
零であるから、多ビンのリードフレームを提供しえ、半
導体素子の高密度化に対処することができる。また抜き
落し部分が少なくなるから材料の無駄がなくなる。さら
には同数本のリードであれば、リード先端を半導体素子
により近接配置しうるから、ボンディングワイヤーが短
かくてすみ、接触事故が少なくなるなど半導体装置とし
た場合の信頼性が向上する。
また本発明方法によれば、あらかじめ予備切断線を形成
し、次いで予備切断線の谷線で切断するから、プレス金
型に無理がかからず、線状の極めて狭いリード間隔のリ
ードフレームを製造することができる。またさらには、
密度の高い内部パターン部において、細かな抜きくずが
発生せず、抜きくずが材料の裏面側に入り込むことに原
因する打痕の発生を抑止することができ、また抜きくず
がポンチに詰まることもないから、ポンチ欠けが生ずる
こともない。
し、次いで予備切断線の谷線で切断するから、プレス金
型に無理がかからず、線状の極めて狭いリード間隔のリ
ードフレームを製造することができる。またさらには、
密度の高い内部パターン部において、細かな抜きくずが
発生せず、抜きくずが材料の裏面側に入り込むことに原
因する打痕の発生を抑止することができ、また抜きくず
がポンチに詰まることもないから、ポンチ欠けが生ずる
こともない。
【図面の簡単な説明】
第１図は本発明に係るリードフレームの一例を示す説明
図、第２図はその内部リード部の段差の状態を示す断面
図、第３図は他の実施例を示す説明図、第４図（ａ）、
（ｂ）、（Ｃ）はリードの曲折方向例を示す説明図、第
５図（＆）、（ｂ）（Ｃ）は製造工程を示す説明図、第
６図はワイヤーボンディングを施した場合の説明図、第
７図はボンディング治具を示す説明図、第８図（ａ）。 （ｂ）は従来の多ピン化を図る場合の説明図、第９図は
リードに段差を設けた従来例の説明図である。 １０・・・リードフレーム、１２・ ・・ステージ部、
１４・・・ステージサポートバー、１６・・・外枠、１
８・・・内部リード部、２０・・・外部リード部、２２
・・・タイバー、２４・・切断線、３０・・・帯状材、
３２・・・絶縁スペーサー、３４・・・半導体素子、３
６・・・ボンディング治具。
図、第２図はその内部リード部の段差の状態を示す断面
図、第３図は他の実施例を示す説明図、第４図（ａ）、
（ｂ）、（Ｃ）はリードの曲折方向例を示す説明図、第
５図（＆）、（ｂ）（Ｃ）は製造工程を示す説明図、第
６図はワイヤーボンディングを施した場合の説明図、第
７図はボンディング治具を示す説明図、第８図（ａ）。 （ｂ）は従来の多ピン化を図る場合の説明図、第９図は
リードに段差を設けた従来例の説明図である。 １０・・・リードフレーム、１２・ ・・ステージ部、
１４・・・ステージサポートバー、１６・・・外枠、１
８・・・内部リード部、２０・・・外部リード部、２２
・・・タイバー、２４・・切断線、３０・・・帯状材、
３２・・・絶縁スペーサー、３４・・・半導体素子、３
６・・・ボンディング治具。
Claims (1)
- 【特許請求の範囲】 １、半導体素子とボンディングワイヤーで接続される多
数本のリード部が、接続すべき半導体素子周辺に密に位
置するよう形成されるリードフレームにおいて、 前記リード部は、少なくとも前記ボンディ ングワイヤーが接続される先端部から所定長部分が、互
いに隣接するリード部とは切断線によつて分離されてい
るとともに、少なくとも該切断線によつて分離されてい
る部分が互いに隣接するリード部相互間で段差を有する
ように曲折されて成るリードフレーム。 ２、半導体素子とボンディングワイヤーで接続される多
数本のリード部が、接続すべき半導体素子周辺に密に位
置するよう形成されるリードフレームの製造方法におい
て 前記リード部となる部分が、少なくとも前 記ボンディングワイヤーが接続される先端部から所定長
部分が互いに隣接するリード部となる部分とほぼｖ字状
の切れ込みが形成された薄肉部で繋がるように予備切断
線を形成する予備成形工程と、 該予備成形工程で形成された予備切断線の 谷線で切断してリード部を分離するプレス工程と、 該分離されたリード部を、少なくとも前記 切断線によつて分離されている部分が互いに隣接するリ
ード部相互間で段差が形成されるように曲折するプレス
工程と を有することを特徴とするリードフレーム の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035829A JPS61194862A (ja) | 1985-02-25 | 1985-02-25 | リ−ドフレ−ムおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035829A JPS61194862A (ja) | 1985-02-25 | 1985-02-25 | リ−ドフレ−ムおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194862A true JPS61194862A (ja) | 1986-08-29 |
Family
ID=12452845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60035829A Pending JPS61194862A (ja) | 1985-02-25 | 1985-02-25 | リ−ドフレ−ムおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047467A (en) * | 1995-10-12 | 2000-04-11 | Vlsi Technology, Inc. | Printed circuit board layout to minimize the clock delay caused by mismatch in length of metal lines and enhance the thermal performance of microelectronics packages via conduction through the package leads |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593245A (en) * | 1979-01-05 | 1980-07-15 | Nec Corp | Lead frame |
| JPS55120155A (en) * | 1979-03-09 | 1980-09-16 | Nec Kyushu Ltd | Semiconductor lead frame |
-
1985
- 1985-02-25 JP JP60035829A patent/JPS61194862A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593245A (en) * | 1979-01-05 | 1980-07-15 | Nec Corp | Lead frame |
| JPS55120155A (en) * | 1979-03-09 | 1980-09-16 | Nec Kyushu Ltd | Semiconductor lead frame |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047467A (en) * | 1995-10-12 | 2000-04-11 | Vlsi Technology, Inc. | Printed circuit board layout to minimize the clock delay caused by mismatch in length of metal lines and enhance the thermal performance of microelectronics packages via conduction through the package leads |
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