JPS6119051B2 - - Google Patents
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- JPS6119051B2 JPS6119051B2 JP56001165A JP116581A JPS6119051B2 JP S6119051 B2 JPS6119051 B2 JP S6119051B2 JP 56001165 A JP56001165 A JP 56001165A JP 116581 A JP116581 A JP 116581A JP S6119051 B2 JPS6119051 B2 JP S6119051B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
本発明はデータ処理システムにおける周辺装置
制御装置に関し、特にパリテイ検査機能およびパ
リテイビツト発生機能をもつ周辺装置制御装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a peripheral device control device in a data processing system, and more particularly to a peripheral device control device having a parity check function and a parity bit generation function.
共通の通信バスに主記憶装置、周辺装置制御装
置等を接続したデータ処理システムでは、周辺装
置のデータ転送速度の高速化および多数の周辺装
置の同時動作のため、非常に高速度のバスデータ
転送能力が要求される。このため前記通信バスで
は、主にデータ転送路のビツト幅の拡大によりこ
れに対処してきている。 In data processing systems that connect main storage devices, peripheral device control devices, etc. to a common communication bus, extremely high-speed bus data transfer is required to increase the data transfer speed of peripheral devices and to simultaneously operate many peripheral devices. ability is required. For this reason, in the communication bus, this problem has been dealt with mainly by increasing the bit width of the data transfer path.
一方、通信バス上のデータの誤りを検出する手
段としてパリテイビツトを付加する方法は、非常
に簡便な方法であり、少量の論理回路で実現でき
る。しかし、この方法も通信バスのビツト幅が拡
大されるにつれ通信バスに入出力するデータに直
接パリテイビツトを付加する方法では、多量の論
理回路が必要となつてくるという欠点がある。ま
た通信バス上のデータ転送速度は、複数の周辺装
置の同時動作のため高速度が要求されるので、上
記パリテイビツトを発生する論理回路およびパリ
テイのチエツクを行う論理素子に高速なものが要
求されるという欠点がある。 On the other hand, the method of adding parity bits as a means of detecting errors in data on the communication bus is a very simple method and can be implemented with a small amount of logic circuits. However, this method also has the disadvantage that as the bit width of the communication bus increases, a method of directly adding parity bits to data input/output to the communication bus requires a large amount of logic circuits. Furthermore, since the data transfer speed on the communication bus is required to be high due to the simultaneous operation of multiple peripheral devices, high speed is required for the logic circuit that generates the parity bit and the logic element that checks parity. There is a drawback.
本発明の目的は、上記欠点を除去したバスパリ
テイ検査機能およびパリテイビツト発生機能をも
つ周辺装置制御装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a peripheral device control device having a bus parity checking function and a parity bit generation function that eliminates the above-mentioned drawbacks.
本発明によれば、通信バスと周辺装置をインタ
フエースする先入れ先出し（FIFO）方式のバツ
フア装置に通信バス上のデータとパリテイビツト
を入力し、前記バツフア装置の周辺装置側でパリ
テイ検査装置においてパリテイチエツクす。また
周辺装置から入力したデータからパリテイビツト
をパリテイビツト発生装置において発生し、これ
をデータと共に前記バツフア装置に入力し、通信
バスには前記バツフア装置からデータとパリテイ
ビツトを取り出し出力する。このことによりパリ
テイ検査装置およびパリテイビツト発生装置は、
通信バスのビツト幅が拡大されても周辺装置のビ
ツト幅の分用意すればよく、回路が簡素化され
る。また通信バスの転送速度が高速化されてもパ
リテイの検査とパリテイビツトの発生は周辺装置
とのインタフエースの速度で行われるので、パリ
テイ検査装置およびパリテイビツト発生装置に高
速の論理素子を用いる必要が無くなる。 According to the present invention, data on a communication bus and parity bits are input to a first-in-first-out (FIFO) type buffer device that interfaces a communication bus and a peripheral device, and a parity check is performed by a parity check device on the peripheral device side of the buffer device. vinegar. Further, a parity bit is generated from data input from a peripheral device in a parity bit generator, and is inputted together with the data to the buffer device, and the data and parity bit are extracted from the buffer device and output to the communication bus. As a result, the parity check device and parity bit generator can
Even if the bit width of the communication bus is expanded, it is sufficient to prepare the bit width of the peripheral device, which simplifies the circuit. Furthermore, even if the transfer speed of the communication bus increases, parity checking and parity bit generation are performed at the speed of the interface with peripheral devices, eliminating the need for high-speed logic elements in the parity checking device and parity bit generating device. .
次に、本発明について図面を参照して詳細に説
明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明が適用されるデータ処理シス
テムの一部を示す。通信バス１には、主記憶装置
２および周辺装置制御装置３ａ，３ｂ等が接続さ
れ、周辺装置制御装置３ａには周辺装置４ａ，４
ｂが接続され、周辺装置制御装置３ｂには周辺装
置４ｃ，４ｄが接続される。主記憶装置２に格納
されているデータは、通信バス１を通して周辺装
置制御装置３ａ，３ｂに送られ、周辺装置制御装
置３ａ，３ｂの制御のもとで周辺装置４ａ，４
ｂ，４ｃあるいは４ｄに出力される。また周辺装
置４ａ，４ｂ，４ｃあるいは４ｄから送られてき
たデータは、周辺装置制御装置３ａ，３ｂの制御
のもとで通信バス１に出力された主記憶装置２に
格納される。 FIG. 1 shows a part of a data processing system to which the present invention is applied. A main storage device 2, peripheral device control devices 3a, 3b, etc. are connected to the communication bus 1, and peripheral devices 4a, 4 are connected to the peripheral device control device 3a.
b is connected to the peripheral device control device 3b, and peripheral devices 4c and 4d are connected to the peripheral device control device 3b. The data stored in the main storage device 2 is sent to the peripheral device controllers 3a, 3b through the communication bus 1, and under the control of the peripheral device controllers 3a, 3b, the peripheral devices 4a, 44 are
b, 4c or 4d. Further, data sent from the peripheral devices 4a, 4b, 4c, or 4d is stored in the main memory device 2 output to the communication bus 1 under the control of the peripheral device control devices 3a, 3b.
第２図は本発明の一実施例による周辺装置制御
装置３ａの一部を示す。ドライバレシーバ１０１
は、通信バス１に接続され通信バス１と周辺装置
制御装置３ａの内部回路とのレベル変換を行う。
出力レジスタ１０２、入力レジスタ１０３は、通
信バス１から入力されたデータおよびパリテイビ
ツト、通信バス１に出力されるデータおよびパリ
テイビツトを一時記憶し通信バス１とFIFO出力
バツフア装置１０４、FIFO入力バツフア装置１
０５とのデータおよびパリテイビツトの入出力タ
イミングの時間的な整合をとる。FIFO出力バツ
フア１０４およびFIFO入力バツフア１０５は、
通信バス１と周辺装置４のデータ転送速度の整合
を取るために使用される。またこのバツフアに
は、データビツトと８ビツトごとのパリテイビツ
トがある。 FIG. 2 shows a part of a peripheral device control device 3a according to an embodiment of the present invention. Driver receiver 101
is connected to the communication bus 1 and performs level conversion between the communication bus 1 and the internal circuit of the peripheral device control device 3a.
The output register 102 and the input register 103 temporarily store the data and parity bits input from the communication bus 1 and the data and parity bits output to the communication bus 1.
The input/output timing of data and parity bits is time-aligned with that of 05. The FIFO output buffer 104 and the FIFO input buffer 105 are
It is used to match the data transfer speeds of the communication bus 1 and the peripheral device 4. This buffer also includes data bits and parity bits every 8 bits.
デバイスアダプタ１０６は入出力データライン
のレベル変換、入出力データのパラレルシリアル
変換および周辺装置４ａ，４ｂの制御等を行う。
バス制御部（すなわち第２の制御部）１０７は、
通信バス１に対するプライオリテイの制御および
データ入出力の制御等を行う。アダプタ制御部
（すなわち第１の制御部）１０８は、FIFO出力
バツフア１０４へのデータおよびパリテイビツト
の入力、FIFO入力バツフア１０５からのデータ
およびパリテイビツト出力の制御等を行う。パリ
テイビツトジエネレータ（すなわちパリテイビツ
ト発生装置）１０９は、内部バス１１２に接続さ
れ内部バス１１２上のデータについてパリテイビ
ツトを発生する。パリテイチエツカ（すなわちパ
リテイ検査装置）１１０は、パリテイジエネレー
タ１０９の出力と内部バス１１２のパリテイビツ
トを比較しパリテイエラーを検出し共通制御部１
１１に知らせる。共通制御部１１１は、マイクロ
プログラム方式による制御部で周辺装置制御装置
全体の制御を行う。 The device adapter 106 performs level conversion of input/output data lines, parallel/serial conversion of input/output data, control of peripheral devices 4a, 4b, etc.
The bus control unit (i.e., second control unit) 107
Controls priority for the communication bus 1, controls data input/output, etc. The adapter control unit (ie, the first control unit) 108 controls input of data and parity bits to the FIFO output buffer 104, output of data and parity bits from the FIFO input buffer 105, and the like. A parity bit generator (or parity bit generator) 109 is connected to the internal bus 112 and generates a parity bit for data on the internal bus 112. A parity checker (that is, a parity inspection device) 110 compares the output of the parity generator 109 and the parity bit of the internal bus 112, detects a parity error, and detects a parity error.
Let 11 know. The common control unit 111 is a microprogram-based control unit that controls the entire peripheral device control device.
周辺装置制御装置３ａの読出し要求により、主
記憶装置２から通信バス１に出力されたデータお
よびパリテイビツトは、バス制御部１０７の制御
により入力レジスタ１０３を経由して、FIFO入
力バツフア１０５に格納される。デバイスアダプ
タ１０６は、制御信号をアダプタ制御部１０８に
送り、アダプタ制御部１０８は、FIFO入力バツ
フア１０５に制御信号を送つて格納されたデータ
およびパリテイビツトを内部バス１１２に出力さ
せる。パリテイジエネレータ１０９は、このデー
タからパリテイビツトを発生する。パリテイチエ
ツカ１１０は、内部バス１１２上のパリテイビツ
トとパリテイジエネレータ１０９からのパリテイ
ビツトを比較してパリテイエラーをチエツクして
エラーのあつた場合は、内部のＦ／Ｆをセツトす
る。 Data and parity bits output from the main memory 2 to the communication bus 1 in response to a read request from the peripheral device control device 3a are stored in the FIFO input buffer 105 via the input register 103 under the control of the bus control unit 107. . Device adapter 106 sends a control signal to adapter control section 108 , and adapter control section 108 sends a control signal to FIFO input buffer 105 to output the stored data and parity bits to internal bus 112 . Parity generator 109 generates parity bits from this data. Parity checker 110 compares the parity bit on internal bus 112 with the parity bit from parity generator 109 to check for a parity error, and if an error occurs, sets the internal F/F.
周辺装置４ａあるいは４ｂからデバイスアダプ
タ１０６に入力されたデータは、内部バス１１２
に出力され、内部バス上のこのデータよりパリテ
イジエネレータ１０９は、パリテイビツトを発生
し内部バス１１２のパリテイビツトラインに出力
する。この内部バス１１２上のデータとパリテイ
ビツトは、アダプタ制御部１０８の制御により
FIFO出力バツフア１０４に格納される。FIFO
出力バツフア１０４に格納されたデータとパリテ
イビツトは、出力レジスタ１０２を経由してバス
制御部１０７の制御により通信バス１に出力され
る。 Data input from the peripheral device 4a or 4b to the device adapter 106 is transferred to the internal bus 112.
From this data on the internal bus, parity generator 109 generates a parity bit and outputs it to the parity bit line of internal bus 112. The data and parity bits on this internal bus 112 are controlled by the adapter control unit 108.
The data is stored in the FIFO output buffer 104. FIFO
The data and parity bits stored in the output buffer 104 are output to the communication bus 1 via the output register 102 under the control of the bus control section 107.
本発明は以上説明したように、通信バスのデー
タにパリテイビツトを付加する場合、先入れ先出
し方式のバツフア装置の周辺装置側で付加し、ま
たパリテイチエツクも前記バツフア装置の周辺装
置側で行うようにすることにより、パリテイビツ
ト生成のための論理回路が簡単になりかつパリテ
イビツト発生装置およびパリテイ検査装置に高速
の論理素子を用いる必要がなくなる効果がある。 As explained above, in the present invention, when a parity bit is added to data on a communication bus, it is added on the peripheral device side of a buffer device using a first-in, first-out system, and the parity check is also performed on the peripheral device side of the buffer device. This simplifies the logic circuit for generating parity bits and eliminates the need for high-speed logic elements in the parity bit generation device and parity check device.
第１図はデータ処理システムの一部を示すブロ
ツク図である。第２図は本発明の一実施例による
周辺装置制御装置の一部を示すブロツク図であ
る。
１……通信バス、２……主記憶装置、３ａ，３
ｂ……周辺装置制御装置、４ａ，４ｂ，４ｃ，４
ｄ……周辺装置、１０１……ドライバレシーバ、
１０２……出力レジスタ、１０３……入力レジス
タ、１０４……FIFO出力バツフア装置、１０５
……FIFO入力バツフア装置、１０６……デバイ
スアダプタ、１０７……バス制御部（第２の制御
部）、１０８……アダプタ制御部（第１の制御
部）、１０９……パリテイビツトジエネレータ
（パリテイビツト発生装置）、１１０……パリテイ
チエツカ（パリテイ検査装置）、１１１……共通
制御部、１１２……内部バス。
FIG. 1 is a block diagram showing a portion of a data processing system. FIG. 2 is a block diagram showing a portion of a peripheral device control device according to an embodiment of the present invention. 1...Communication bus, 2...Main storage device, 3a, 3
b...Peripheral device control device, 4a, 4b, 4c, 4
d... Peripheral device, 101... Driver receiver,
102...Output register, 103...Input register, 104...FIFO output buffer device, 105
... FIFO input buffer device, 106 ... device adapter, 107 ... bus control section (second control section), 108 ... adapter control section (first control section), 109 ... parity bit generator ( parity bit generator), 110... parity checker (parity checker), 111... common control unit, 112... internal bus.
Claims (1)
と、主記憶装置と、前記周辺装置および前記主記
憶装置間の情報の伝達を行う通信バスとを有する
データ処理システムにおける前記周辺装置制御装
置において、前記周辺装置から入力した第１のデ
ータより第１のパリテイビツトを発生するパリテ
イビツト発生装置と、前記主記憶装置から読出さ
れた第２のデータおよび前記主記憶装置が該第２
のデータに付加し前記第２のデータと共に前記主
記憶装置から出力された第２のパリテイビツトを
共に格納し、また前記周辺装置から入力した前記
第１のデータおよびこの第１のデータに対して前
記パリテイビツト発生装置が付加した前記第１の
パリテイビツトを共に格納する先入れ先出し方式
のバツフア装置と、該バツフア装置から読出され
た前記第２のデータおよび前記第２のパリテイビ
ツトよりパリテイチエツクを行うパリテイ検査装
置と、前記周辺装置および前記バツフア装置間に
入出力するデータの流れを制御し前記パリテイビ
ツト発生装置で発生した前記第１のパリテイビツ
トをそのときの前記第１のデータと共に前記バツ
フア装置に格納するための制御と前記バツフア装
置から前記第２のデータおよび前記第２のパリテ
イビツトを読出す制御を行う第１の制御部と、前
記通信バスおよび前記バツフア装置間に入出力す
るデータの流れを制御し前記通信バスから入力し
た前記第２のデータおよび前記第２のパリテイビ
ツトを前記バツフア装置に格納するための制御と
前記バツフア装置から前記第１のデータおよび前
記第１のパリテイビツトを読出し前記通信バスに
出力する制御を行う第２の制御部とを有すること
を特徴とするデータ処理システムにおける周辺装
置制御装置。1. The peripheral device control device in a data processing system including a peripheral device control device for controlling a peripheral device, a main storage device, and a communication bus for transmitting information between the peripheral device and the main storage device, a parity bit generator that generates a first parity bit from first data input from the peripheral device; and a parity bit generator that generates a first parity bit from first data input from the peripheral device;
A second parity bit outputted from the main storage device is added to the second data and stored together with the second parity bit, and the second parity bit is added to the first data input from the peripheral device and a first-in-first-out buffer device that stores the first parity bit added by the parity bit generator; and a parity check device that performs a parity check using the second data read from the buffer device and the second parity bit. , a control for controlling the flow of data input and output between the peripheral device and the buffer device, and storing the first parity bit generated by the parity bit generator in the buffer device together with the first data at that time. and a first control section that controls reading of the second data and the second parity bit from the buffer device; and a first control section that controls the flow of data input and output between the communication bus and the buffer device. control for storing the second data and the second parity bits inputted from the buffer device into the buffer device; and control for reading the first data and the first parity bits from the buffer device and outputting them to the communication bus. 1. A peripheral device control device in a data processing system, comprising: a second control unit for controlling a peripheral device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001165A JPS57114923A (en) | 1981-01-09 | 1981-01-09 | Peripheral device controller in data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001165A JPS57114923A (en) | 1981-01-09 | 1981-01-09 | Peripheral device controller in data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57114923A JPS57114923A (en) | 1982-07-17 |
| JPS6119051B2 true JPS6119051B2 (en) | 1986-05-15 |
Family
ID=11493820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001165A Granted JPS57114923A (en) | 1981-01-09 | 1981-01-09 | Peripheral device controller in data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57114923A (en) |
-
1981
- 1981-01-09 JP JP56001165A patent/JPS57114923A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57114923A (en) | 1982-07-17 |
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