JPH0525216B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は非同期通信の受信制御回路における通
信制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a communication control system in a reception control circuit for asynchronous communication.

〔発明の技術的背景〕[Technical background of the invention]

従来、非同期通信の受信制御回路では以下に述
べるような通信制御方式が採られていた。(1)は制
御部が１キヤラクタずつ受信する毎に、受信キヤ
ラクタがデリミタキヤラクタと一致するか否かを
チエツクする。もし受信キヤラクタがデリミタキ
ヤラクタと一致すれば、それまで受信したキヤラ
クタをまとめて上部制御部へ転送する。(2)制御部
が予め指定するデリミタキヤラクタをレジスタに
ストアしておき、このデリミタキヤラクタと前記
制御部が受信したキヤラクタを全て１キヤラクタ
受信毎に比較回路（ハードウエア）で比較し、こ
の比較回路は受信キヤラクタとデリミタキヤラク
タが一致した場合に前記制御部へ割込信号を発生
し、この割込信号を受けた制御部はそれまで受信
したキヤラクタまとめて上部制御部へ転送する。 Conventionally, a reception control circuit for asynchronous communication has adopted a communication control method as described below. In (1), each time the control section receives one character, it checks whether the received character matches the delimiter character. If the received character matches the delimiter character, the characters received so far are collectively transferred to the upper control unit. (2) A delimiter character specified by the control section in advance is stored in a register, and a comparison circuit (hardware) compares this delimiter character with all the characters received by the control section every time one character is received. The comparison circuit generates an interrupt signal to the control unit when the received character and the delimiter character match, and the control unit that receives this interrupt signal transfers all the characters received so far to the upper control unit.

〔背景技術の問題点〕[Problems with background technology]

上記従来の制御方式において１で示したものは
制御部が１キヤラクタ受信毎にこれをデリミタキ
ヤラクタと比較するため、マイクロコンピユータ
で制御部を構成した場合、伝送速度が速くなると
前記比較処理が間に合わなくなるという欠点があ
ると共に、伝送速度が遅い場合でも、制御部はキ
ヤラクタハンドリングのための負荷によつて他の
制御機能が著しく低下してしまうという欠点があ
つた。(2)で示した方式では、受信キヤラクタとデ
リミタキヤラクタを専用の比較回路で比較するた
め、伝送速度が速い場合にも対応できると共に制
御部の能力の低下もないが、ハードウエアに比較
回路が必要であり、特に複数のデリミタキヤラク
タを使用する伝送方式では、ハードウエアが大き
くなり回路の大形化、コストアツプを生じるとい
う欠点があつた。 In the conventional control method described above, the control unit compares each received character with the delimiter character each time it receives one character, so if the control unit is configured with a microcomputer, the comparison process can be completed in time as the transmission speed increases. In addition, even when the transmission speed is slow, the control section has the disadvantage that other control functions are significantly degraded due to the load for character handling. In the method shown in (2), the receive character and delimiter character are compared using a dedicated comparison circuit, so it can cope with high transmission speeds and does not degrade the control unit's performance. Particularly in transmission systems using a plurality of delimiter characters, the hardware becomes large, resulting in an increase in circuit size and cost.

〔発明の目的〕[Purpose of the invention]

本発明の目的は上記の欠点に鑑み、回路の大形
化及び制御部の負荷の増大を招くことなく高速伝
送を経済的に可能とすることができる通信制御方
式を提供することにある。 SUMMARY OF THE INVENTION In view of the above drawbacks, an object of the present invention is to provide a communication control system that can economically enable high-speed transmission without increasing the size of the circuit or increasing the load on the control section.

〔発明の概要〕[Summary of the invention]

本発明は、通常デリミタキヤラクタが相手への
指示の終了、相手の応答を待つ合図に使われるた
め、デリミタキヤラクタ受信後次のキヤラクタ受
信までの時間が通常のキヤラクタ受信時よりも長
いことに着目し、キヤラクタの受信毎の時間間隔
が一定値を越えればタイムアウト信号を発生する
タイマと、前記タイムアウト信号を割込信号とし
て受けて最終受信キヤラクタの内容を照合するこ
とのできる制御部とを設け、前記タイムアウト信
号発生時に、前記制御部がその直前に受信したキ
ヤラクタがデリミタキヤラクタであるか否かをチ
エツクするという制御方式を採用することによ
り、上記目的を達成するものである。 In the present invention, since the delimiter character is normally used to signal the end of an instruction to the other party or to wait for the other party's response, the time from receiving the delimiter character to receiving the next character is longer than when receiving a normal character. A timer that generates a timeout signal when the time interval between each reception of a character exceeds a certain value, and a control section that can receive the timeout signal as an interrupt signal and check the contents of the last received character are provided. The above object is achieved by adopting a control method in which, when the timeout signal is generated, the control section checks whether the character received immediately before is a delimiter character.

〔発明の実施例〕[Embodiments of the invention]

以下本発明の一実施例を図面を参照しつつ説明
する。第１図は本発明の通信制御方式を適用した
受信制御回路の一実施例を示すブロツク図であ
る。符号１はシリアル／パラレル変換回路部で、
受信した非同期通信のシリアル信号１００をパラ
レル信号に変換してキヤラクタ単位にバス１０，
２０に出力するものである。符号２はバス２０を
介して伝送されてきた受信キヤラクタをシリア
ル／パラレル変換回路部１が出力する受信キヤラ
クタクロツク２００に同期して一時的に蓄積する
バツフアである。このバツフア２は蓄積した受信
キヤラクタを制御部４の指令にてバス３０を介し
て図示されない上位制御部へ出力する。符号３は
タイマで、シリアル／パラレル変換回路部１がキ
ヤラクタ受信毎に発生する前記受信キヤラクタク
ロツク２００を入力して、シリアル／パラレル変
換回路部１における受信キヤラクタ間隔を計時す
るものであり、この受信キヤラクタ間隔が所定値
以上となるとタイムアウト信号３００をこの受信
回路全体の制御部４への出力する。符号５は前記
制御部４のメモリで、バス１０を介して制御部４
に接続されている。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a reception control circuit to which the communication control method of the present invention is applied. Code 1 is the serial/parallel conversion circuit section,
The received asynchronous communication serial signal 100 is converted into a parallel signal and sent to the bus 10 for each character.
20. Reference numeral 2 denotes a buffer that temporarily stores the received characters transmitted via the bus 20 in synchronization with the received character clock 200 output from the serial/parallel conversion circuit section 1. The buffer 2 outputs the accumulated received characters via the bus 30 to a higher-level control section (not shown) in response to a command from the control section 4. Reference numeral 3 designates a timer which inputs the received character clock 200 generated each time the serial/parallel conversion circuit section 1 receives a character and measures the reception character interval in the serial/parallel conversion circuit section 1. When the reception character interval exceeds a predetermined value, a timeout signal 300 is output to the control section 4 of the entire reception circuit. Reference numeral 5 denotes a memory of the control section 4, which is connected to the control section 4 via the bus 10.
It is connected to the.

次に本実施例の動作について説明する。シリア
ル／パラレル変換回路部１にシリアル受信信号１
００が入力されると、この回路部１は入力信号か
らスタート、ストツプビツトを検出して、入力信
号をキヤラクタ単位をとめてパラレル信号に変換
する。このパラレル信号（キヤラクタ単位にまと
まつたデータ）はバス２０を通してバツフア２へ
出力され、バツフア２はこのパラレルデータを受
信キヤラクタクロツク２００に同期してストアす
る。この時同時に、タイマ３はシリアル／パラレ
ル変換回路部１が出力する受信キヤラクタクロツ
ク２００を入力してそのクロツクタイミングを計
時し、シリアル／パラレル変換回路部１に入力さ
れる受信キヤラクタ間隔が所定値よりも長い場合
に、タイムアウト信号３００を制御部４へ出力す
る。この制御部はタイムアウト信号２００を受け
ると、バス１０を通してその直前の受信キヤラク
タをシリアル／パラレル変換回路部１から読み込
むと共に、メモリ５に予めストアされているデリ
ミタキヤラクタを読み出して両者を比較し、一致
していればデリミタキヤラクタを受信したとし
て、バツフア２にこれまでストアされた受信キヤ
ラクタをバス３０を通して図示されない上位制御
部へ出力する制御を行なう。もし、前記動作にお
いて受信キヤラクタとデリミタキヤラクタとが一
致していなかれば、制御部４は何もせず、そのま
ま受信を継続し、バツフア２には受信キヤラクタ
が更にストアされる。 Next, the operation of this embodiment will be explained. Serial reception signal 1 to serial/parallel conversion circuit section 1
When 00 is input, this circuit section 1 detects start and stop bits from the input signal, converts the input signal into a parallel signal in character units. This parallel signal (data grouped in units of characters) is output to the buffer 2 through the bus 20, and the buffer 2 stores this parallel data in synchronization with the receiving character clock 200. At the same time, the timer 3 inputs the reception character clock 200 output from the serial/parallel conversion circuit section 1, measures the clock timing, and determines the interval between the reception characters input to the serial/parallel conversion circuit section 1. If the timeout signal 300 is longer than the value, a timeout signal 300 is output to the control unit 4. When this control section receives the timeout signal 200, it reads the immediately preceding received character from the serial/parallel conversion circuit section 1 through the bus 10, reads out the delimiter character stored in advance in the memory 5, and compares the two. If they match, it is assumed that the delimiter character has been received, and control is performed to output the received character stored so far in the buffer 2 to a higher-level control section (not shown) via the bus 30. If the received character and the delimiter character do not match in the above operation, the control section 4 does nothing and continues receiving, and the buffer 2 stores further received characters.

本実施例によれば、タイマ３がシリアル／パラ
レル変換回路部１のキヤラクタ受信間隔が長いこ
とを検出した場合のみに、制御部４はその直前に
受信したキヤラクタとデリミタキヤラクタとを比
較するだけで良いため、制御部の負荷の増大を招
くことなく高速伝送処理を可能とすることができ
る。また、タイマ３等のハードウエアを少量付加
するだけで前記効果を実現できるため、装置のコ
ストアツプ等を招くことがない。 According to this embodiment, only when the timer 3 detects that the character reception interval of the serial/parallel conversion circuit section 1 is long, the control section 4 only compares the character received immediately before with the delimiter character. Therefore, high-speed transmission processing can be performed without increasing the load on the control unit. Further, since the above effect can be achieved by simply adding a small amount of hardware such as the timer 3, the cost of the device does not increase.

第２図は本発明の他の実施例を示したブロツク
図である。バス４０，５０にシリアル／パラレル
変換回路部１、ダイレクトメモリアクセス制御部
６、制御部４、メモリ５が接続されている。シリ
アル／パラレル変換回路部１はシリアル受信信号
１００を入力し、１キヤラクタ受信毎に受信キヤ
ラクタクロツク２００をダイレクトメモリアクセ
ス制御部６及びタイマ３に出力する。タイマ３は
受信キヤラクタクロツク２００の間隔を計時し、
間隔が所定値よりも長い場合はタイムアウト信号
３００を制御部４に出力する。この例では、制御
部４はマイクロプロセツサにて構成されているた
め、以下制御部４のことをマイクロプロセツサと
称する。 FIG. 2 is a block diagram showing another embodiment of the invention. A serial/parallel conversion circuit section 1, a direct memory access control section 6, a control section 4, and a memory 5 are connected to the buses 40 and 50. The serial/parallel conversion circuit section 1 receives a serial reception signal 100 and outputs a reception character clock 200 to the direct memory access control section 6 and the timer 3 every time one character is received. Timer 3 measures the interval of the receiving character clock 200,
If the interval is longer than a predetermined value, a timeout signal 300 is output to the control unit 4. In this example, since the control section 4 is constituted by a microprocessor, the control section 4 will be referred to as a microprocessor hereinafter.

次に本実施例の動作について説明する。予めマ
イクロプロセツサ４はダイレクトメモリアクセス
制御部６にメモリ５上のバツフアメモリ領域のア
ドレス値をセツトし、このダイレクトメモリアク
セス制御部６とシリアル／パラレル変換回路部１
に起動をかける。シリアル／パラレル変換回路部
１はシリアル受信信号を１単位のキヤラクタに組
み立てる毎に受信キヤラクタ信号２００をダイレ
クトメモリアクセス制御部６とタイマ３に出力す
る。ダイレクトメモリアクセス制御部６は受信キ
ヤラクタクロツク２００を受けると、メモリ５の
バツフアアドレスをアドレスバス５０を介してメ
モリ５に出力し、シリアル／パラレル変換回路部
１が出力するパラレル受信信号（単位キヤラクタ
毎のデータ）をデータバス４０を通してメモリ５
に書き込む。この間、タイマ３は入力される受信
キヤラクタクロツクの間隔を計時しており、その
間隔が所定値よりも長い場合はタイムアウト信号
３００をマイクロプロセツサ４へ出力する。 Next, the operation of this embodiment will be explained. The microprocessor 4 sets the address value of the buffer memory area on the memory 5 in the direct memory access control section 6 in advance, and communicates between the direct memory access control section 6 and the serial/parallel conversion circuit section 1.
Activate. The serial/parallel conversion circuit section 1 outputs a received character signal 200 to the direct memory access control section 6 and the timer 3 every time the serial received signal is assembled into one unit of character. Upon receiving the reception character clock 200, the direct memory access control section 6 outputs the buffer address of the memory 5 to the memory 5 via the address bus 50, and converts the parallel reception signal (unit: data for each character) is transferred to the memory 5 through the data bus 40.
write to. During this time, the timer 3 measures the interval between the input reception character clocks, and outputs a timeout signal 300 to the microprocessor 4 if the interval is longer than a predetermined value.

マイクロプロセツサ４はタイムアウト信号３０
０を受取ると、ダイレクトメモリアクセス制御部
６のメモリ５への書き込み動作を停止した後、メ
モリ５へ書き込まれたデータのうち最後のバツフ
アアドレスのデータ（キヤラクタ）を読み込むと
共に、メモリ５の他の領域に予めストアされてい
るデリミタキヤラクタを読し出して両者を比較
し、一致していればそれまでにメモリ５のバツフ
ア領域にストアされた全キヤラクタを、データバ
ス４０を通して図示されない上位制御部へ出力す
る。メモリ５の最後のバツフアアドレスに書かれ
たキヤラクタがデリミタキヤラクタでない場合
は、マイクロプロセツサ４は再びダイレクトメモ
リアクセス制御部６を再起動する。 Microprocessor 4 sends timeout signal 30
When receiving 0, the direct memory access control unit 6 stops writing to the memory 5, reads the data (character) at the last buffer address among the data written to the memory 5, and reads the data (character) from the other data in the memory 5. The delimiter characters stored in advance in the area are read out and compared, and if they match, all the characters previously stored in the buffer area of the memory 5 are sent to a higher level control (not shown) via the data bus 40. output to the department. If the character written to the last buffer address of the memory 5 is not a delimiter character, the microprocessor 4 restarts the direct memory access control section 6 again.

本実施例をタイマ３からタイムアウト信号３０
０が発生した時のみマイクロプロセツサ４は受信
したキヤラクタがデリミタキヤラクタであるかど
うかを照合するだけで良いため、ハードウエアに
もソフトウエアにも負担をかけることもなく高速
伝送受信を経済的に行なうことができる。特に、
本実施例ではHDLC（HIGH LEVEL DATA
LINK CONTROL PROCEDURE）手順の同期
通信でのみ使用できたDMA制御用LSI（ダイレク
トメモリアクセス制御部６のこと）を使用できる
ため、一層のコストパフオーマンスの向上を図る
ことができる。 This embodiment uses a timeout signal 30 from timer 3.
Only when a 0 occurs, the microprocessor 4 only needs to check whether the received character is a delimiter character, making high-speed transmission and reception economical without putting any burden on the hardware or software. can be done. especially,
In this example, HDLC (HIGH LEVEL DATA)
Since the DMA control LSI (direct memory access control unit 6), which could only be used for synchronous communication in LINK CONTROL PROCEDURE), can be used, cost performance can be further improved.

〔発明の効果〕〔Effect of the invention〕

以上記述した如く本発明の通信制御方式によれ
ば、キヤラクタの受信間隔を計時し、受信キヤラ
クタ間隔が長い場合にのみ、制御部はその直前に
受信したキヤラクタがデリミタキヤラクタである
か否かの照合を行なうだけで良いため、回路の大
形化及び制御部の負荷の増大を招くことなく高速
伝送を経済的に可能とし得る効果がある。 As described above, according to the communication control method of the present invention, the character reception interval is measured, and only when the reception character interval is long, the control unit determines whether or not the character received immediately before is a delimiter character. Since it is only necessary to perform verification, there is an effect that high-speed transmission can be made economically possible without increasing the size of the circuit or increasing the load on the control section.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の通信制御方式を適用した受信
回路の一実施例を示したブロツク図、第２図は本
発明の他の実施例を示したブロツク図である。 １……シリアル／パラレル変換回路部、２……
バツフア、３……タイマ、４……制御部、５……
メモリ、６……ダイレクトメモリアクセス制御
部、１０，２０，３０，４０……バス。 FIG. 1 is a block diagram showing one embodiment of a receiving circuit to which the communication control system of the present invention is applied, and FIG. 2 is a block diagram showing another embodiment of the present invention. 1... Serial/parallel conversion circuit section, 2...
buffer, 3... timer, 4... control section, 5...
Memory, 6... Direct memory access control unit, 10, 20, 30, 40... Bus.

Claims (1)

【特許請求の範囲】 １ 非同期通信の受信制御回路において、受信キ
ヤラクタの間隔を計時しその間隔が所定値以上の
時にタイムアウト信号を出力する計時手段と、受
信キヤラクタを一旦ストアする記憶手段と、前記
タイムアウト信号を受けた時のみ、その直前に受
信したキヤラクタがデリミタキヤラクタであるか
否かをチエツクする制御手段とを具備したことを
特徴とする通信制御方式。 ２ 前記制御手段は、受信したキヤラクタがデリ
ミタキヤラクタであつた場合は、前記記憶手段に
ストアされた受信キヤラクタを次段に送出し、デ
リミタキヤラクタでない場合はキヤラクタ受信動
作を継続する制御を行うことを特徴とする特許請
求の範囲第１項記載の通信制御方式。[Scope of Claims] 1. A reception control circuit for asynchronous communication, comprising: a timer for measuring the interval between reception characters and outputting a time-out signal when the interval is equal to or greater than a predetermined value; and a storage means for temporarily storing the reception character; 1. A communication control system comprising: control means for checking, only when a timeout signal is received, whether or not a character received immediately before is a delimiter character. 2. The control means controls to send the received character stored in the storage means to the next stage if the received character is a delimiter character, and to continue the character reception operation if it is not a delimiter character. A communication control system according to claim 1, characterized in that: