JPH08125715A - Communication equipment - Google Patents

Abstract

PURPOSE: To set a line transfer speed without depending on the transfer speed of a CPU bus and to simplify the circuit constitution of a line control part. CONSTITUTION: This communication equipment adopts a hierarchical protocol and a memory control part 6 is provided with a function for distributing access from a CPU 4 and the line control part 7 to a transmission memory 8 and a reception memory 9 in a time division manner. Thus, the memory control part 6 accesses the transmission memory 8 and the reception memory 9 independently of the CPU bus and the transfer speed of a line 13 is accelerated without depending on the transfer speed of the CPU bus. Also, since the transmission memory and the reception memory can be accessed at a speed synchronized with the transfer speed of the line, the need of a circuit for waiting is eliminated and the circuit constitution of the memory control part 6 is simplified.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、通信プロトコルを高速
に処理可能な通信装置に係り、特に、通信装置を制御す
るプロセッサの処理速度よりも高速な回線速度を有する
回線を利用する広帯域通信網に使用して好適な通信装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication device capable of processing a communication protocol at high speed, and more particularly to a broadband communication network utilizing a line having a line speed higher than the processing speed of a processor controlling the communication device. The present invention relates to a communication device suitable for use in.

【０００２】[0002]

【従来の技術】この種の通信装置に関する従来技術とし
て、例えば、「電子情報通信学会誌９１年１１月号」
（1198頁〜1203頁）等に、レイヤ２処理アーキテクチャ
として記載された技術が知られている。2. Description of the Related Art As a conventional technique relating to this type of communication device, for example, "The Institute of Electronics, Information and Communication Engineers, November 91 issue"
(Pages 1198 to 1203) and the like, a technique described as a layer 2 processing architecture is known.

【０００３】この従来技術には、その方式として、２つ
の方式がある。１つは、下位プロトコルのメッセージを
ローカルＣＰＵのバスを経由してローカルメモリに記憶
するという方式であり、他の１つは、下位プロトコルの
ヘッダにより、そのプロトコルのメッセージが上位プロ
トコルのメッセージであるか否かを判定し、上位プロト
コルのみをメインＣＰＵのバスを経由してメインメモリ
に記憶するという方式である。There are two methods in this prior art. One is a method of storing a message of a lower protocol in a local memory via a bus of a local CPU, and the other is a header of the lower protocol, which is a message of the higher protocol. This is a method of determining whether or not it is stored in the main memory only via the bus of the main CPU.

【０００４】[0004]

【発明が解決しようとする課題】前記従来技術は、いず
れの方式も、通信制御を行うＣＰＵのＣＰＵバスを経由
してプロトコルのメッセージをメモリに記憶するように
しているため、ＣＰＵバスの速度よりも、回線の速度を
遅く設定しなければならないという問題点を有してい
る。In any of the above-mentioned prior arts, the protocol message is stored in the memory via the CPU bus of the CPU that controls communication, so that the speed of the CPU bus is less than the speed of the CPU bus. However, there is a problem that the line speed must be set low.

【０００５】また、前記従来技術は、ＣＰＵバスが、Ｃ
ＰＵ及び回線制御部の両方から非同期にアクセスを受け
るため、回線制御部が、アクセスの待ち時間を要するこ
とになるため、その待ち時間分の転送メッセージを一時
的に記憶するためのバッファメモリが必要となる上、バ
ッファメモリを管理する回路も必要となり、回線制御部
の回路構成を複雑にしてしまうという問題点を有してい
る。In the prior art, the CPU bus is C
Since the access is received asynchronously from both the PU and the line control unit, the line control unit needs a waiting time for access, so a buffer memory for temporarily storing transfer messages for the waiting time is required. In addition, a circuit for managing the buffer memory is required, which causes a problem that the circuit configuration of the line control unit is complicated.

【０００６】また、後者の方式による従来技術は、下位
プロトコルが扱うことができるメッセージの長さが、上
位プロトコルが扱うことのできるメッセージの長さより
も短い場合、メインＣＰＵが上位プロトコルのメッセー
ジを分解・組立するための処理を行う必要があり、この
ためにメインＣＰＵの処理能力を低下させてしまうとい
う問題点を有している。Further, in the prior art based on the latter method, when the length of the message that the lower protocol can handle is shorter than the length of the message that the upper protocol can handle, the main CPU decomposes the message of the upper protocol. There is a problem in that processing for assembling must be performed, which reduces the processing capacity of the main CPU.

【０００７】本発明の目的は、前述した従来技術の問題
点を解決し、ＣＰＵバスの転送速度に依存することな
く、回線の転送速度の設定が可能で、回線制御部の回路
構成を単純な構成とすることのできる通信装置を提供す
ることにある。An object of the present invention is to solve the above-mentioned problems of the prior art, to set the line transfer rate without depending on the CPU bus transfer rate, and to simplify the circuit configuration of the line controller. It is to provide a communication device that can be configured.

【０００８】[0008]

【課題を解決するための手段】本発明によれば前記目的
は、階層的なプロトコルが採用され、このプロトコルを
処理する通信装置において、上位プロトコルを処理する
上位プロセッサと、上位プロトコルと下位プロトコルと
の変換及び下位プロトコルの処理を行う下位プロセッサ
と、上位プロセッサのバスと下位プロセッサのバスとを
接続するインターフェイス部と、下位プロトコルのメッ
セージを記憶する送信メモリ及び受信メモリと、下位プ
ロセッサのバス、送信メモリ、受信メモリ及び回線制御
部に接続され、下位プロセッサ及び回線制御部からの送
信メモリ及び受信メモリに対するアクセスを制御するメ
モリ制御部と、送信メモリに記憶されたメッセージを回
線に送信し、回線から受信したメッセージを受信メモリ
に記憶する回線制御部とを備え、前記メモリ制御部に、
下位プロセッサのバスとは独立に、前記回線制御装置か
らの送信メモリ及び受信メモリへのアクセスを制御する
機能を設けることにより達成される。According to the present invention, the above object is to employ a hierarchical protocol. In a communication device that processes this protocol, an upper processor that processes an upper protocol, an upper protocol and a lower protocol are provided. Of the lower processor that performs the conversion of the lower protocol and the processing of the lower protocol, the interface unit that connects the bus of the upper processor and the bus of the lower processor, the transmission memory and the reception memory that stores the message of the lower protocol, the bus of the lower processor, and the transmission A memory control unit connected to the memory, the reception memory and the line control unit and controlling access to the transmission memory and the reception memory from the lower processor and the line control unit, and transmits the message stored in the transmission memory to the line, Line control that stores received messages in the receiving memory And a section, to the memory controller,
This is achieved by providing a function of controlling access to the transmission memory and the reception memory from the line control device independently of the bus of the lower processor.

【０００９】また、前記目的は、前記メモリ制御部に、
下位プロセッサ及び回線制御部からの送信メモリへのア
クセスを時分割に配分する機能と、下位プロセッサ及び
回線制御部からの受信メモリへのアクセスを時分割に配
分する機能とを設け、回線制御部に対して回線のデータ
転送速度と同期したメモリに対するアクセス速度を提供
するようにすることにより、さらに、下位ＣＰＵに、上
位プロトコルのメッセージを分解し、組み立てる処理を
行わせるようにすることにより達成される。Further, the above-mentioned object is to provide the memory control unit with
The line control unit is provided with a function of allocating access to the transmission memory from the lower processor and the line control unit in a time-sharing manner and a function of allocating access to the reception memory from the lower processor and the line control unit in a time-sharing manner. This is achieved by providing an access speed to the memory which is synchronized with the data transfer speed of the line, and further by allowing the lower CPU to disassemble and assemble the message of the upper protocol. .

【００１０】[0010]

【作用】メモリ制御部は、下位プロセッサ及び回線制御
部から送信メモリ及び受信メモリに対するアクセスの制
御を、回線のデータ伝送速度に同期した速度で、かつ、
時分割に分配して行うことができるので、回線の伝送速
度を、下位ＣＰＵのバスである下位ＣＰＵバスの転送速
度に関係なく任意に高速に設定することが可能となる。
そして、回線制御部は、回線のデータ伝送速度に同期し
た速度で送信メモリ及び受信メモリに対するアクセスを
行うことができるので、バッファ等を設けることなく簡
易に構成することができる。The memory control unit controls access to the transmission memory and the reception memory from the lower processor and the line control unit at a speed synchronized with the data transmission speed of the line, and
Since the data can be distributed in a time-division manner, the line transmission speed can be arbitrarily set to a high speed regardless of the transfer speed of the lower CPU bus, which is the lower CPU bus.
Since the line control unit can access the transmission memory and the reception memory at a speed synchronized with the data transmission speed of the line, it can be simply configured without providing a buffer or the like.

【００１１】また、メモリ制御部は、送信メモリ、受信
メモリに対して、回線の転送速度に同期した速度でアク
セスを行うことができるため、待合わせのための回路が
不要となり、メモリ制御部の回路を単純化することがで
き、さらに、上位ＣＰＵの介在を要することなく、メッ
セージの分解・組立を行うことができるため、上位ＣＰ
Ｕの処理負荷を低減することができる。Further, since the memory control unit can access the transmission memory and the reception memory at a speed synchronized with the transfer speed of the line, a circuit for waiting is not required, and the memory control unit Since the circuit can be simplified and the message can be disassembled and assembled without the intervention of the host CPU, the host CP
The processing load on U can be reduced.

【００１２】[0012]

【実施例】以下、本発明による通信装置の一実施例を図
面により詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a communication device according to the present invention will be described in detail below with reference to the drawings.

【００１３】図１は本発明の一実施例による通信装置の
構成を示すブロック図、図２は本発明の一実施例による
通信装置が処理する通信プロトコルの一例を説明する
図、図３はメモリ制御部の送信側の構成を示すブロック
図、図４、図５は図３に示すメモリ制御部の送信側の動
作を説明するタイミングチャート、図６はメモリ制御部
の受信側の構成を示すブロック図、図７、図８は図６に
示すメモリ制御部の受信側の動作を説明するタイミング
チャートである。図１、図３、図６において、１は上位
ＣＰＵ、２は上位メモリ、３はインターフェイス部、４
は下位ＣＰＵ、５は下位メモリ、６はメモリ制御部、７
は回線制御部、８は送信メモリ、９は受信メモリ、１０
は上位バス、１１は下位バス、１２、１４、１５はメモ
リ制御部のバス、１３は回線、２０、３０はアドレス切
換え回路、２１、３１はデータ入力回路、２２、３２は
データ出力回路、２３、３３はタイミング発生回路、２
４は送信フラグ回路、３４は受信フラグ回路である。FIG. 1 is a block diagram showing the configuration of a communication device according to an embodiment of the present invention, FIG. 2 is a diagram for explaining an example of a communication protocol processed by the communication device according to an embodiment of the present invention, and FIG. 3 is a memory. A block diagram showing the configuration of the transmission side of the control unit, FIGS. 4 and 5 are timing charts for explaining the operation of the transmission side of the memory control unit shown in FIG. 3, and FIG. 6 is a block showing the configuration of the reception side of the memory control unit. FIGS. 7, 7 and 8 are timing charts for explaining the operation on the receiving side of the memory control unit shown in FIG. 1, 3, and 6, 1 is a high-order CPU, 2 is a high-order memory, 3 is an interface unit, 4
Is a lower CPU, 5 is a lower memory, 6 is a memory control unit, 7
Is a line control unit, 8 is a transmission memory, 9 is a reception memory, 10
Is an upper bus, 11 is a lower bus, 12, 14 and 15 are buses of a memory control unit, 13 is a line, 20 and 30 are address switching circuits, 21 and 31 are data input circuits, 22 and 32 are data output circuits, and 23. , 33 is a timing generation circuit, 2
Reference numeral 4 is a transmission flag circuit, and 34 is a reception flag circuit.

【００１４】本発明の一実施例による通信装置は、図１
に示すように、上位プロトコルを処理するプロセッサで
ある上位ＣＰＵ１と、上位プロトコルのメッセージを記
憶する上位メモリ２と、上位ＣＰＵ１、上位メモリ２を
相互に接続する上位バス１０と、上位プロトコルと下位
プロトコルとの間の変換及び下位プロトコルの処理を行
うプロセッサである下位ＣＰＵ４と、上位プロトコル及
び下位プロトコルのメッセージを記憶する下位メモリ５
と、下位プロトコルの送信メッセージを記憶する送信メ
モリ８と、下位プロトコルの受信メッセージを記憶する
受信メモリ９と、送信メモリ８に記憶したメッセージを
回線１３に送信し、回線１３から受信したメッセージを
受信メモリ９に記憶する制御を行う回線制御部７と、下
位ＣＰＵ４及び回線制御部７からの送信メモリ８、受信
メモリ９に対するアクセスを制御するメモリ制御部６
と、下位ＣＰＵ４、下位メモリ５、メモリ制御部６相互
間を接続する下位バス１１と、メモリ制御部６及び回線
制御部７相互間、メモリ制御部６及び送信メモリ８相互
間、メモリ制御部６及び受信メモリ９相互間をそれぞれ
接続するバス１２、１４、１５と、上位バス１０及び下
位バス１１相互間を接続するインタフェース部３とを備
えて構成されている。A communication device according to an embodiment of the present invention is shown in FIG.
As shown in FIG. 2, a high-order CPU 1 which is a processor for processing a high-order protocol, a high-order memory 2 for storing messages of a high-order protocol, a high-order bus 10 for connecting the high-order CPU 1 and the high-order memory 2 to each other, a high-order protocol and a low-order protocol Lower CPU 4 which is a processor for performing conversion between a lower protocol and a lower protocol, and a lower memory 5 for storing messages of the upper protocol and the lower protocol.
And a transmission memory 8 for storing a lower protocol transmission message, a reception memory 9 for storing a lower protocol reception message, a message stored in the transmission memory 8 to a line 13, and a message received from the line 13 A line control unit 7 for controlling the memory 9 and a memory control unit 6 for controlling access to the transmission memory 8 and the reception memory 9 from the lower CPU 4 and the line control unit 7.
A lower bus 11 for connecting the lower CPU 4, lower memory 5, and memory control unit 6 to each other, memory control unit 6 and line control unit 7 to each other, memory control unit 6 and transmission memory 8 to each other, and memory control unit 6 And the receiving memories 9 are connected to each other by buses 12, 14, 15 and the upper bus 10 and the lower bus 11 are connected to each other.

【００１５】前述のように構成される本発明の一実施例
による通信装置により処理される通信プロトコルの一例
が図２に示されており、以下、これについて説明する。
図２に示す通信プロトコルは、ＯＳＩ（オープン・シス
テム・インターコネクション）モデルに則して、４段階
に階層化されて構成されている。An example of a communication protocol processed by the communication device according to the embodiment of the present invention configured as described above is shown in FIG. 2, which will be described below.
The communication protocol shown in FIG. 2 is structured in four layers in accordance with the OSI (Open System Interconnection) model.

【００１６】図２において、レベル１は、最も下位のプ
ロトコルであり、ＣＲＣ（サイクリック・リダンダンシ
ー・チェック）による誤り検出を行うプロトコルである
が、誤り発生時の再送処理は行わない。レベル２は、レ
ベル１の上位に位置する中位のプロトコルであり、メッ
セージ紛失時の再送処理を行う。レベル３は、レベル２
の上位に位置する上位のプロトコルであり、メッセージ
の行き先表示を行う。また、レベル４は、最上位のプロ
トコルであり上位ＣＰＵで処理するアプリケーションで
ある。In FIG. 2, level 1 is the lowest protocol, which is a protocol for detecting an error by CRC (Cyclic Redundancy Check), but does not perform retransmission processing when an error occurs. Level 2 is a medium-level protocol that is positioned above Level 1 and performs retransmission processing when a message is lost. Level 3 is Level 2
It is a higher-level protocol that is positioned higher than, and displays the destination of a message. Level 4 is the highest-level protocol and is an application processed by the upper CPU.

【００１７】次に、図１に示す通信装置が回線にメッセ
ージを送信する場合の動作を、図２をも参照して説明す
る。Next, the operation of the communication apparatus shown in FIG. 1 for transmitting a message to a line will be described with reference to FIG.

【００１８】上位ＣＰＵ１は、本来送信したいメッセー
ジＡにヘッダを付加して、メッセージＡをレベル３に則
したメッセージＢに変換し、このメッセージＢを上位メ
モリ２に記憶する。そして、上位ＣＰＵ１は下位ＣＰＵ
４にその旨を通知する。The upper CPU 1 adds a header to the message A to be originally transmitted, converts the message A into a message B conforming to level 3, and stores this message B in the upper memory 2. And the upper CPU 1 is the lower CPU
Notify 4 to that effect.

【００１９】下位ＣＰＵ４は、この通知を受けると、イ
ンタフェース部３を介して上位メモリ２よりメッセージ
Ｂを読み出して下位メモリ５に転送し、メッセージＢに
レベル２に則してメッセージ紛失時の再送を行うための
ヘッダを付加することにより、メッセージＢをメッセー
ジＣに変換する。また、下位ＣＰＵ４は、メッセージＣ
をレベル１で扱うことができる長さに分解し、レベル２
に則してメッセージＣがいくつに分解されているかを示
すヘッダと誤り検出のためのＣＲＣ符号とを付加し、そ
れらをメッセージＤ１、Ｄ２、Ｄ３として、下位メモリ
５に記憶する。さらに、下位ＣＰＵ４は、メモリ制御部
６に示される送信状態フラグの空き状態を確認し、メモ
リ制御部６を経由して送信メモリ８にメッセージＤ１を
転送する。Upon receiving this notification, the lower CPU 4 reads the message B from the upper memory 2 via the interface unit 3 and transfers it to the lower memory 5, and retransmits the message B according to Level 2 when a message is lost. The message B is converted into the message C by adding a header for execution. Further, the lower CPU 4 receives the message C
Is decomposed into a length that can be handled by level 1, and level 2
In accordance with the above, a header indicating how much the message C is decomposed and a CRC code for error detection are added, and these are stored in the lower memory 5 as messages D1, D2, D3. Further, the lower CPU 4 confirms the empty state of the transmission status flag shown in the memory control unit 6, and transfers the message D1 to the transmission memory 8 via the memory control unit 6.

【００２０】メモリ制御部６は、転送されてきたメッセ
ージＤ１を送信メモリ８に記憶するためにメッセージＤ
１の転送を行うと共に、送信状態フラグを有りの状態に
し、回線制御部７にその旨を通知する。回線制御部７
は、この通知を受けるとメモリ制御部６を経由して送信
メモリ８からメッセージＤ１を読み出し、このメッセー
ジＤ１が転送されてくると、直ちに、このメッセージＤ
１を回線１３に送信する。この送信により、メモリ制御
部６は、自装置内の送信状態フラグを空きの状態にす
る。The memory control unit 6 stores the transferred message D1 in the transmission memory 8 in order to store the message D1.
1 is transferred, the transmission status flag is set to "Yes", and the line control unit 7 is notified of that fact. Line control unit 7
Upon receipt of this notification, reads out the message D1 from the transmission memory 8 via the memory control unit 6, and as soon as this message D1 is transferred, this message D1 is immediately transmitted.
1 is transmitted to the line 13. By this transmission, the memory control unit 6 sets the transmission status flag in its own device to an empty state.

【００２１】下位ＣＰＵ４は、送信状態フラグが空きの
状態になると、次に送信するメッセージＤ２を送信メモ
リ８に転送する。以下、下位ＣＰＵ４、メモリ制御部
６、回線制御部７は、送信するメッセージがなくなるま
で、前述の処理を繰り返し実行する。When the transmission status flag becomes empty, the lower CPU 4 transfers the message D2 to be transmitted next to the transmission memory 8. Hereinafter, the lower CPU 4, the memory control unit 6, and the line control unit 7 repeatedly execute the above-described processing until there are no more messages to send.

【００２２】次に、図１に示す通信装置が回線からメッ
セージを受信する場合の動作を説明する。Next, the operation of the communication device shown in FIG. 1 when receiving a message from a line will be described.

【００２３】回線制御部７は、回線１３からメッセージ
Ｄ１を受信すると、メモリ制御部６を経由して、受信し
たメッセージＤ１を受信メモリ９に転送する。メモリ制
御部６は、受信メモリ９へのメッセージの転送の後、受
信状態フラグを有りの状態にして、その旨を下位ＣＰＵ
４に通知する。下位ＣＰＵ４は、メモリ制御部６を経由
して、受信メモリ９よりメッセージＤ１を読み出して下
位メモリ５に転送する。メモリ制御部６は、受信状態フ
ラグを空きの状態に戻す。下位ＣＰＵ４は、メッセージ
Ｄ１のＣＲＣ符号を検査し、誤っていれば、廃棄する。When the line controller 7 receives the message D1 from the line 13, the line controller 7 transfers the received message D1 to the reception memory 9 via the memory controller 6. After transferring the message to the reception memory 9, the memory control unit 6 sets the reception status flag to "Yes" and notifies the lower CPU
Notify 4. The lower CPU 4 reads the message D1 from the reception memory 9 and transfers it to the lower memory 5 via the memory control unit 6. The memory control unit 6 returns the reception state flag to the empty state. The lower CPU 4 inspects the CRC code of the message D1 and, if it is incorrect, discards it.

【００２４】回線制御部７は、回線１３から次のメッセ
ージＤ２を受信すると、メモリ制御部６を経由して、受
信したメッセージＤ２を受信メモリ９に転送する。以
下、回線制御部７、メモリ制御部６、下位ＣＰＵ４は、
メッセージを受信する度に、前述の処理を繰り返し実行
する。Upon receiving the next message D2 from the line 13, the line controller 7 transfers the received message D2 to the receiving memory 9 via the memory controller 6. Hereinafter, the line controller 7, the memory controller 6, and the lower CPU 4 are
Each time a message is received, the above processing is repeatedly executed.

【００２５】下位ＣＰＵ４は、受信したメッセージＤ
１、Ｄ２、Ｄ３のヘッダに基づいて、レベル１に則して
メッセージＣを組立てる。そして、下位ＣＰＵ４は、メ
ッセージＣより、レベル２に則してヘッダを削除し、メ
ッセージＣをメッセージＢに変換する。さらに、下位Ｃ
ＰＵ４は、得られたメッセージＢを上位メモリ２に転送
し、その旨を上位ＣＰＵ１に通知する。上位ＣＰＵ１
は、この通知を受けると、上位メモリ２のメッセージＢ
を、レベル３に則して、本来のメッセージＡに変換す
る。The lower CPU 4 receives the received message D
Based on the headers of 1, D2 and D3, the message C is assembled according to level 1. Then, the lower CPU 4 deletes the header from the message C according to level 2, and converts the message C into the message B. Furthermore, lower C
The PU 4 transfers the obtained message B to the upper memory 2 and notifies the upper CPU 1 to that effect. Upper CPU 1
Upon receiving this notification, the message B in the upper memory 2
Is converted to the original message A according to Level 3.

【００２６】前述したメッセージの送受信動作におい
て、メモリ制御部６は、下位プロセッサ４及び回線制御
部７からの送信メモリ８及び受信メモリ９に対するアク
セスを、回線１３のデータ伝送速度に同期した速度で、
かつ、時分割に分配して制御するようにされている。こ
の結果、図１に示す通信装置は、回線１３の伝送速度
を、下位ＣＰＵ４のバスである下位バス１１の転送速度
に関係なく任意に設定することが可能となり、また、回
線制御部７の回路構成をバッファ等を不用な単純な構成
とすることができる。In the message transmission / reception operation described above, the memory control unit 6 accesses the transmission memory 8 and the reception memory 9 from the lower processor 4 and the line control unit 7 at a speed synchronized with the data transmission speed of the line 13.
In addition, the control is performed by distributing in time division. As a result, the communication device shown in FIG. 1 can arbitrarily set the transmission rate of the line 13 regardless of the transfer rate of the lower bus 11 which is the bus of the lower CPU 4, and the circuit of the line controller 7. The configuration can be a simple configuration that does not require a buffer or the like.

【００２７】次に、メモリ制御部６の構成とその動作を
説明する。まず、下位ＣＰＵ４から回線制御部７へメッ
セージを送信する場合について説明する。以下では、説
明を簡略化するため、下位ＣＰＵ４のバス幅と、送信メ
モリ８のバス幅と、回線制御部７のバス幅とは、それぞ
れ同一のバス幅を有し、また、回線クロックをバス幅分
分周したクロックを回線バスクロックと呼ぶこととす
る。Next, the structure and operation of the memory controller 6 will be described. First, the case of transmitting a message from the lower CPU 4 to the line controller 7 will be described. In the following, for simplification of description, the bus width of the lower CPU 4, the bus width of the transmission memory 8 and the bus width of the line control unit 7 have the same bus width, and the line clock is used as a bus. A clock divided by the width is called a line bus clock.

【００２８】図３にメモリ制御部６の送信側の構成が示
されている。メモリ制御部６の送信側は、この図３に示
すように、アドレス切替え回路２０と、データ入力回路
２１と、データ出力回路２２と、タイミング発生回路２
３と、送信状態フラグ回路２４とを備えて構成される。FIG. 3 shows the configuration of the transmission side of the memory control unit 6. As shown in FIG. 3, the transmission side of the memory control unit 6 has an address switching circuit 20, a data input circuit 21, a data output circuit 22, and a timing generation circuit 2.
3 and a transmission status flag circuit 24.

【００２９】図３に示すように構成されるメモリ制御部
６の送信側の構成において、アドレス切換え回路２０
は、下位ＣＰＵ４からのアクセスアドレス１０１と、回
線制御部７からのアクセスアドレス１１３とを時分割に
切り換え、送信メモリ８に対するアドレス１１０として
送信メモリ８に入力する回路である。データ入力回路２
１は、下位ＣＰＵ４からの入力データ１０２をウインド
ウ信号の時間だけ、送信メモリ８のデータ１１１とし
て、送信メモリ８に入力する回路である。In the configuration on the transmission side of the memory control unit 6 configured as shown in FIG. 3, the address switching circuit 20
Is a circuit for switching the access address 101 from the lower CPU 4 and the access address 113 from the line control unit 7 in a time division manner and inputting the address 110 to the transmission memory 8 to the transmission memory 8. Data input circuit 2
Reference numeral 1 is a circuit for inputting the input data 102 from the lower CPU 4 into the transmission memory 8 as the data 111 of the transmission memory 8 for the time of the window signal.

【００３０】また、データ出力回路２２は、送信メモリ
８から出力されるデータ１１２を回線バスクロックによ
り保持し、回線制御部７への送信データ１１５として出
力する回路である。タイミング発生回路２３は、回線制
御部７からの送信回線クロック１１４と下位ＣＰＵ４か
らのストローブ１００とにより、メモリ制御部６内で使
用するタイミング信号と下位ＣＰＵ４へ返送する応答信
号１０３とを作成する回路である。また、送信状態フラ
グ回路２４は、送信メモリ８にメッセージが格納されて
いるか否かを管理するために使用する回路である。The data output circuit 22 is a circuit that holds the data 112 output from the transmission memory 8 by the line bus clock and outputs it as the transmission data 115 to the line control unit 7. The timing generation circuit 23 creates a timing signal used in the memory control unit 6 and a response signal 103 returned to the lower CPU 4 by the transmission line clock 114 from the line control unit 7 and the strobe 100 from the lower CPU 4. Is. The transmission status flag circuit 24 is a circuit used for managing whether or not a message is stored in the transmission memory 8.

【００３１】そして、メモリ制御部６は、回線バスクロ
ックの半分の時間を下位ＣＰＵ４からのアクセスに、残
り半分の時間を回線制御部７からのアクセスに、時分割
で回線バスクロックを割当てて使用している。また、下
位ＣＰＵ４は、メッセージを下位ＣＰＵ４のバス幅に応
じた長さに分割して、１語単位にメッセージを送信メモ
リ８に書込む動作を繰り返す。The memory control unit 6 allocates and uses the line bus clock in a time division manner by using half the time of the line bus clock for access from the lower CPU 4 and the remaining half time for access from the line control unit 7. are doing. Further, the lower CPU 4 divides the message into lengths according to the bus width of the lower CPU 4, and repeats the operation of writing the message in the transmission memory 8 word by word.

【００３２】次に、図４に示すタイミングチャートと図
３とを参照して、下位ＣＰＵ４が送信メモリ８にメッセ
ージを書き込む場合のメモリ制御部６の動作の詳細を説
明する。The operation of the memory control unit 6 when the lower CPU 4 writes a message in the transmission memory 8 will be described in detail with reference to the timing chart shown in FIG. 4 and FIG.

【００３３】タイミング発生回路２３は、送信回線クロ
ック１１４を、送信メモリ８のバス幅分分周して送信の
回線バスクロック１１６とすると共に、下位ＣＰＵ４か
らの１回のストローブ信号１００を、回線バスクロック
１１６の時間の半分の時間を持つ１回のウインドウ信号
１１７に変換する。下位ＣＰＵ４からのアドレス１０１
とデータ１０２とは、アドレス切替え回路２０及びデー
タ入力回路２１を介して、このウインドウ信号１１７の
時間だけ、送信メモリ８へのアドレス１１０、データ１
１１として送信メモリ８に入力される。そして、タイミ
ング発生回路２３は、同時に、下位ＣＰＵ４へ応答信号
１０３を返送する。The timing generation circuit 23 divides the transmission line clock 114 by the bus width of the transmission memory 8 and uses it as the transmission line bus clock 116, and outputs the one strobe signal 100 from the lower CPU 4 to the line bus. It is converted into one window signal 117 having half the time of the clock 116. Address 101 from lower CPU 4
And the data 102, via the address switching circuit 20 and the data input circuit 21, the address 110 and the data 1 to the transmission memory 8 for the time of the window signal 117.
It is input to the transmission memory 8 as 11. Then, the timing generation circuit 23 returns the response signal 103 to the lower CPU 4 at the same time.

【００３４】これにより、下位ＣＰＵ４は、送信メモリ
８にメッセージを１語分書き込むことができ、以下、メ
ッセージの語数分、前述の動作が繰り返される。全メッ
セージが送信メモリ８に書き込まれると、送信状態フラ
グ回路２４により送信状態フラグ１１９が有りの状態と
される。As a result, the lower CPU 4 can write the message for one word in the transmission memory 8, and the above operation is repeated for the number of words of the message. When all the messages have been written to the transmission memory 8, the transmission state flag circuit 24 sets the transmission state flag 119 to "present".

【００３５】送信状態フラグ１１９が有りの状態にされ
ると、回線制御部７が送信メモリ８からメッセージを読
み出して回線１３にそのメッセージを送信する動作を開
始する。次に、この回線制御部７が送信メモリ８からメ
ッセージを読み出す場合のメモリ制御部６の動作の詳細
を、図５に示すタイミングチャートを参照して説明す
る。When the transmission status flag 119 is turned on, the line control unit 7 starts the operation of reading the message from the transmission memory 8 and transmitting the message to the line 13. Next, details of the operation of the memory control unit 6 when the line control unit 7 reads a message from the transmission memory 8 will be described with reference to the timing chart shown in FIG.

【００３６】回線制御部７からのアドレス１１３は、回
線バスクロック１１６に同期して、回線バスクロック１
１６の半分の時間だけ、アドレス切替え回路２０を介し
て送信メモリ８のアドレス１１０として送信メモリ８に
入力される。この結果、送信メモリ８からの出力される
データ１１２は、データ出力回路２２に回線バスクロッ
ク１１６で同期した保持信号１１８で保持され、回線制
御部７に対する送信データ１１２として回線制御部７に
出力される。回線制御部７は、このデータを直ちに回線
１３上に送信する。以下、メッセージの語数分、前述の
動作が繰り返されると、メモリ制御部６内の送信状態フ
ラグ１１９が空き状態とされる。The address 113 from the line control unit 7 is synchronized with the line bus clock 116 and the line bus clock 1
It is input to the transmission memory 8 as the address 110 of the transmission memory 8 through the address switching circuit 20 only for half the time of 16. As a result, the data 112 output from the transmission memory 8 is held in the data output circuit 22 with the hold signal 118 synchronized with the line bus clock 116, and is output to the line control unit 7 as the transmission data 112 to the line control unit 7. It The line controller 7 immediately sends this data on the line 13. After that, when the above operation is repeated for the number of words of the message, the transmission status flag 119 in the memory control unit 6 becomes empty.

【００３７】次に、回線１３からのメッセージを回線制
御部７を介して下位ＣＰＵ４に受信する場合について説
明する。Next, the case where a message from the line 13 is received by the lower CPU 4 via the line controller 7 will be described.

【００３８】図６にメモリ制御部６の受信側の構成が示
されている。メモリ制御部６の受信側は、この図６に示
すように、アドレス切替え回路３０と、データ入力回路
３１と、データ出力回路３２と、タイミング発生回路３
３と、受信状態フラグ回路３４とを備えて構成される。FIG. 6 shows the configuration of the receiving side of the memory control unit 6. As shown in FIG. 6, the receiving side of the memory control unit 6 has an address switching circuit 30, a data input circuit 31, a data output circuit 32, and a timing generation circuit 3.
3 and a reception state flag circuit 34.

【００３９】図６に示すように構成されるメモリ制御部
６の受信側の構成において、アドレス切換え回路３０
は、下位ＣＰＵ４からのアクセスアドレス１０１と、回
線制御部７からのアクセスアドレス１２３とを時分割に
切り換え、受信メモリ９のアドレス１２０として受信メ
モリ９に入力する回路である。データ入力回路３１は、
回線制御部７からの受信データ１２５を受信メモリ９に
対する受信データ１２１として受信メモリ９に入力する
回路である。In the configuration of the receiving side of the memory control unit 6 configured as shown in FIG. 6, the address switching circuit 30
Is a circuit for switching the access address 101 from the lower CPU 4 and the access address 123 from the line control unit 7 in a time division manner and inputting the address 120 of the reception memory 9 to the reception memory 9. The data input circuit 31 is
This is a circuit for inputting the reception data 125 from the line control unit 7 to the reception memory 9 as reception data 121 for the reception memory 9.

【００４０】また、データ出力回路３２は、受信メモリ
９から出力されるデータ１２２をデータ保持信号により
保持し、下位ＣＰＵ４への出力データ１０２として出力
する回路である。タイミング発生回路３３は、回線制御
部７からの受信回線クロック１２４と下位ＣＰＵ４から
のストローブ１００とにより、メモリ制御部６内で使用
するタイミング信号と下位ＣＰＵ４へ返送する応答信号
１０３を作成する回路である。また、受信状態フラグ回
路３４は、受信メモリ９にメッセージが格納されている
か否かを管理するために使用される回路である。The data output circuit 32 is a circuit for holding the data 122 output from the receiving memory 9 by a data holding signal and outputting it as output data 102 to the lower CPU 4. The timing generation circuit 33 is a circuit for generating a timing signal used in the memory control unit 6 and a response signal 103 to be returned to the lower CPU 4 by the reception line clock 124 from the line control unit 7 and the strobe 100 from the lower CPU 4. is there. The reception state flag circuit 34 is a circuit used for managing whether or not a message is stored in the reception memory 9.

【００４１】そして、メモリ制御部６は、回線バスクロ
ックの半分の時間を下位ＣＰＵ４からのアクセスに、残
り半分の時間を回線制御部７からのアクセスに、時分割
で回線バスクロックを割当てて使用している。また、下
位ＣＰＵ４は、メッセージを下位ＣＰＵ４のバス幅に応
じた長さに分割して、１語単位にメッセージを受信メモ
リ９から読み出す動作を繰り返す。The memory control unit 6 allocates and uses the line bus clock in a time division manner, using half the time of the line bus clock for access from the lower CPU 4 and the remaining half time for access from the line control unit 7. are doing. Further, the lower CPU 4 divides the message into lengths according to the bus width of the lower CPU 4, and repeats the operation of reading the message from the reception memory 9 word by word.

【００４２】次に、図７に示すタイミングチャートと図
６とを参照して、回線制御部７が回線１３からのメッセ
ージを受信メモリ９へ書き込む場合のメモリ制御部６の
動作の詳細を説明する。Next, the operation of the memory control unit 6 when the line control unit 7 writes a message from the line 13 to the receiving memory 9 will be described in detail with reference to the timing chart shown in FIG. 7 and FIG. .

【００４３】タイミング発生回路３３は、受信回線クロ
ック１２４を受け、このクロック１２４を受信メモリ９
のバス幅分分周して、受信の回線バスクロック１２６と
して出力する。回線制御部７からのアドレス１２３とデ
ータ１２５とは、アドレス切替え回路３０及びデータ入
力回路３１を介して回線バスクロック１２６に同期させ
て、回線バスクロック１２６の半分の時間だけ、受信メ
モリ９に対するアドレス１２０及びデータ１２１として
受信メモリ９に入力される。そして、前述の処理がメッ
セージの語数分繰り返し実行されると、受信状態フラグ
回路３４により受信状態フラグ１２９が有りの状態とさ
れる。The timing generation circuit 33 receives the reception line clock 124, and receives this clock 124 from the reception memory 9
It is divided by the bus width of 1 to be output as the reception line bus clock 126. The address 123 and the data 125 from the line control unit 7 are synchronized with the line bus clock 126 via the address switching circuit 30 and the data input circuit 31, and the address to the receiving memory 9 is half the time of the line bus clock 126. The data 120 and the data 121 are input to the reception memory 9. Then, when the above-described processing is repeatedly executed for the number of words of the message, the reception state flag circuit 34 sets the reception state flag 129 to the presence state.

【００４４】受信状態フラグ１２９が有りの状態にされ
ると、下位ＣＰＵ４が受信メモリ９からメッセージを読
み出す動作を開始する。次に、この下位ＣＰＵ４が受信
メモリ９からメッセージを読み出す場合のメモリ制御部
６の動作の詳細を、図８に示すタイミングチャートを参
照して説明する。When the reception status flag 129 is set to "Yes", the lower CPU 4 starts the operation of reading a message from the reception memory 9. Next, details of the operation of the memory control unit 6 when the lower CPU 4 reads a message from the reception memory 9 will be described with reference to the timing chart shown in FIG.

【００４５】タイミング発生回路３３は、下位ＣＰＵ４
からの１回のストローブ信号１００を、回線バスクロッ
ク１２６の時間の半分の時間を持つ１回のウインドウ信
号１２７に変換する。そして、下位ＣＰＵ４からのアド
レス１０１は、アドレス切替え回路３０を介して、この
ウインドウ信号１２７の時間だけ、受信メモリ９に対す
るアドレス１２０として受信メモリ９に入力される。こ
の結果、受信メモリ９から出力されるデータ１２２は、
データ保持信号１２８によりデータ出力回路３２で保持
され下位ＣＰＵ４に対するデータ１０２として出力され
る。そして、タイミング発生回路３３は、同時に、下位
ＣＰＵ４へ応答信号１０３を返送する。The timing generation circuit 33 includes the lower CPU 4
The one-time strobe signal 100 is converted into the one-time window signal 127 having half the time of the line bus clock 126. Then, the address 101 from the lower CPU 4 is input to the reception memory 9 as the address 120 for the reception memory 9 for the time of the window signal 127 via the address switching circuit 30. As a result, the data 122 output from the reception memory 9 is
The data holding signal 128 holds the data in the data output circuit 32 and outputs the data 102 to the lower CPU 4. Then, the timing generation circuit 33 returns the response signal 103 to the lower CPU 4 at the same time.

【００４６】これにより、下位ＣＰＵ４は、受信メモリ
９からメッセージを１語分読み出すことができる。そし
て、メッセージの語数分、前述の動作が繰り返し実行さ
れると、受信状態フラグ回路３４により受信状態フラグ
１２９が空き状態とされる。As a result, the lower CPU 4 can read the message for one word from the reception memory 9. Then, when the above-described operation is repeatedly performed for the number of words of the message, the reception state flag circuit 34 sets the reception state flag 129 to an empty state.

【００４７】前述した本発明の一実施例による通信装置
によれば、メモリ制御部６が、下位プロセッサ４及び回
線制御部７から送信メモリ８及び受信メモリ９に対する
アクセスの制御を、回線１３のデータ伝送速度に同期し
た速度で、かつ、時分割に分配して行うことができるの
で、回線１３の伝送速度を、下位ＣＰＵ４のバスである
下位バス１１の転送速度に関係なく任意に高速に設定す
ることが可能となり、また、回線制御部７をバッファ等
を設けることなく構成することができる。According to the communication device according to the embodiment of the present invention described above, the memory control unit 6 controls the access from the lower processor 4 and the line control unit 7 to the transmission memory 8 and the reception memory 9 and the data of the line 13. Since the data can be distributed in a time-division manner at a speed synchronized with the transmission speed, the transmission speed of the line 13 can be arbitrarily set to a high speed regardless of the transfer speed of the lower bus 11 which is the bus of the lower CPU 4. In addition, the line controller 7 can be configured without providing a buffer or the like.

【００４８】また、本発明の一実施例によれば、メモリ
制御部６が、送信メモリ８、受信メモリ９に対して、回
線の転送速度に同期した速度でアクセスを行うことがで
きるため、待合わせのための回路が不要となり、メモリ
制御部６の回路を単純化することができる。さらに、本
発明の一実施例によれば、上位ＣＰＵの介在を要するこ
となく、メッセージの分解・組立を行うことができるた
め、上位ＣＰＵの処理を低減することができる。Further, according to the embodiment of the present invention, the memory control unit 6 can access the transmission memory 8 and the reception memory 9 at a speed synchronized with the transfer speed of the line. A circuit for matching is unnecessary, and the circuit of the memory control unit 6 can be simplified. Further, according to the embodiment of the present invention, since the message can be disassembled and assembled without requiring the intervention of the upper CPU, the processing of the upper CPU can be reduced.

【００４９】本発明の一実施例による通信装置は、前述
により説明したようにして、上位ＣＰＵ１からの送信す
べきデータを回線制御部７を介して通信回線１３に送信
すると共に、通信回線１３からの受信データを上位ＣＰ
Ｕ４に受信することができるものであるが、次に、通信
回線１３から受信されたデータであるメッセージにＣＲ
Ｃ符号の誤りが発生した場合の動作を説明する。As described above, the communication device according to the embodiment of the present invention transmits the data to be transmitted from the host CPU 1 to the communication line 13 via the line control unit 7 and also from the communication line 13. Received data of upper CP
Although it can be received by U4, CR is added to the message which is the data received from the communication line 13 next.
The operation when a C code error occurs will be described.

【００５０】いま、下位ＣＰＵ４が、通信回線１３に送
られてくる、図２のレベル１に示すようなメッセージＤ
１〜Ｄ３を、回線制御部７、メモリ制御部６を介して受
信するものとする。このとき、下位ＣＰＵ４は、メッセ
ージを１つ受信する毎に、ＣＲＣ符号の検査を行い、誤
りがあればそのメッセージを廃棄する。下位ＣＰＵ４
が、ＣＲＣ符号の検査の結果、メッセージＤ２の誤りを
検出してそのメッセージＤ２を廃棄したとすると、正常
に受信されたメッセージはＤ１、Ｄ３となる。Now, the lower CPU 4 sends a message D sent to the communication line 13 as shown in level 1 of FIG.
It is assumed that 1 to D3 are received via the line controller 7 and the memory controller 6. At this time, the lower CPU 4 checks the CRC code each time it receives one message, and discards the message if there is an error. Lower CPU 4
However, if the error of the message D2 is detected as a result of the inspection of the CRC code and the message D2 is discarded, the normally received messages are D1 and D3.

【００５１】この結果、下位ＣＰＵ４は、レベル１に則
し、レベル２のメッセージＣを組立てることができなく
なりメッセージＣを廃棄する。そして、下位ＣＰＵ４
は、レベル２に則し、メッセージＣの紛失を検出するの
で、メッセージの再送手順を実行する。本発明の実施例
による通信装置は、これにより、メッセージ転送の正常
性を保持することができる。As a result, the lower CPU 4 cannot assemble the level 2 message C according to level 1, and discards the message C. And the lower CPU 4
Detects the loss of message C according to Level 2, and therefore executes the message retransmission procedure. Accordingly, the communication device according to the embodiment of the present invention can maintain the normality of message transfer.

【００５２】前述した本発明の一実施例は、メッセージ
送信時のＣＲＣ符号の付加とメッセージ受信時のＣＲＣ
符号の検査とを下位ＣＰＵ４により行わせるとして説明
したが、本発明は、このＣＲＣ符号の付加と検査とをメ
モリ制御部６に行わせるようにすることができる。以
下、この場合の動作を簡単に説明する。In the above-described embodiment of the present invention, the CRC code is added at the time of message transmission and the CRC at the time of message reception.
Although it has been described that the code check is performed by the lower CPU 4, the present invention can cause the memory control unit 6 to perform the CRC code addition and check. The operation in this case will be briefly described below.

【００５３】この場合、メモリ制御部６は、メッセージ
の送信時、回線制御部７へのメッセージの転送を行う処
理と平行してＣＲＣ符号の演算を行い、メッセージの最
後に演算結果であるＣＲＣ符号を付加して回線制御部７
に転送する。また、メモリ制御部６は、メッセージの受
信時、回線制御部７からの転送されるメッセージに対し
て、その転送と平行してＣＲＣの演算を行い、メッセー
ジの最後のＣＲＣ符号と演算結果とを比較し、不一致で
あれば誤りが生じているとして、該当メッセージを受信
メモリに転送することなく廃棄する。In this case, the memory control unit 6 calculates the CRC code in parallel with the process of transferring the message to the line control unit 7 at the time of transmitting the message, and at the end of the message, the CRC code as the calculation result. Line control unit 7
Transfer to. Further, when receiving the message, the memory control unit 6 performs a CRC operation on the message transferred from the line control unit 7 in parallel with the transfer, and obtains the last CRC code of the message and the operation result. If they do not match, it is determined that an error has occurred, and the message is discarded without being transferred to the reception memory.

【００５４】前述したように、ＣＲＣ符号の付加と検査
とをメモリ制御部６に行わせるようにした場合、下位Ｃ
ＰＵ４が行うプロトコル処理の一部を削減することがで
き、下位ＣＰＵ４の処理能力の向上を図ることができ
る。また、廃棄されるメッセージを、下位メモリ５、受
信メモリ９に記憶する必要をなくすことができ、メモリ
容量を低減することができる。As described above, when the memory controller 6 is made to add the CRC code and check it, the lower C
A part of the protocol processing performed by the PU 4 can be reduced, and the processing capacity of the lower CPU 4 can be improved. Further, it is possible to eliminate the need to store the discarded message in the lower memory 5 and the receiving memory 9, and it is possible to reduce the memory capacity.

【００５５】[0055]

【発明の効果】以上説明したように本発明によれば、回
線の伝送速度を、ＣＰＵバスの転送速度に関係なく任意
に高速に設定することが可能となり、また、回線制御部
をバッファ等を設けることなく簡易に構成することがで
き、また、メモリ制御部に待合わせのための回路が不要
となり、メモリ制御部６の回路を単純化することができ
る。さらに、本発明によれば、上位ＣＰＵの介在を要す
ることなく、メッセージの分解・組立を行うことができ
るため、上位ＣＰＵの処理を低減することができる。As described above, according to the present invention, it is possible to set the line transmission speed to a desired high speed irrespective of the transfer speed of the CPU bus, and the line control unit can be provided with a buffer or the like. It can be simply configured without providing it, and the circuit for the memory control unit 6 can be simplified since the memory control unit does not need a circuit for waiting. Further, according to the present invention, the message can be disassembled and assembled without the intervention of the upper CPU, so that the processing of the upper CPU can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例による通信装置の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a communication device according to an embodiment of the present invention.

【図２】本発明の一実施例による通信装置が処理する通
信プロトコルの一例を説明する図である。FIG. 2 is a diagram illustrating an example of a communication protocol processed by a communication device according to an embodiment of the present invention.

【図３】メモリ制御部の送信側の構成を示すブロック図
である。FIG. 3 is a block diagram showing a configuration of a transmission side of a memory control unit.

【図４】メモリ制御部の送信側の動作を説明するタイミ
ングチャートである。FIG. 4 is a timing chart illustrating the operation of the memory control unit on the transmission side.

【図５】メモリ制御部の送信側の動作を説明するタイミ
ングチャートである。FIG. 5 is a timing chart illustrating the operation of the memory control unit on the transmission side.

【図６】メモリ制御部の受信側の構成を示すブロック図
である。FIG. 6 is a block diagram showing a configuration of a reception side of a memory control unit.

【図７】メモリ制御部の受信側の動作を説明するタイミ
ングチャートである。FIG. 7 is a timing chart illustrating an operation on the receiving side of the memory control unit.

【図８】メモリ制御部の受信側の動作を説明するタイミ
ングチャートである。FIG. 8 is a timing chart for explaining the operation of the receiving side of the memory control unit.

【符号の説明】[Explanation of symbols]

１ 上位ＣＰＵ ２ 上位メモリ ３ インターフェイス部 ４ 下位ＣＰＵ ５ 下位メモリ ６ メモリ制御部 ７ 回線制御部 ８ 送信メモリ ９ 受信メモリ １０〜１２、１４、１５ バス １３ 回線 ２０、３０ アドレス切換え回路 ２１、３１ データ入力回路 ２２、３２ データ出力回路 ２３、３３タイミング発生回路 ２４ 送信フラグ回路 ３４ 受信フラグ回路 1 Upper CPU 2 Upper memory 3 Interface section 4 Lower CPU 5 Lower memory 6 Memory control section 7 Line control section 8 Transmission memory 9 Reception memory 10-12, 14, 15 Bus 13 Line 20, 30 Address switching circuit 21, 31 Data input Circuits 22 and 32 Data output circuits 23 and 33 Timing generation circuit 24 Transmission flag circuit 34 Reception flag circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 階層的なプロトコルが採用され、このプ
ロトコルを処理する通信装置において、上位プロトコル
を処理する上位プロセッサと、上位プロトコルと下位プ
ロトコルとの変換及び下位プロトコルの処理を行う下位
プロセッサと、上位プロセッサのバスと下位プロセッサ
のバスとを接続するインターフェイス部と、下位プロト
コルのメッセージを記憶する送信メモリ及び受信メモリ
と、下位プロセッサのバス、送信メモリ、受信メモリ及
び回線制御部に接続され、下位プロセッサ及び回線制御
部からの送信メモリ及び受信メモリに対するアクセスを
制御するメモリ制御部と、送信メモリに記憶されたメッ
セージを回線に送信し、回線から受信したメッセージを
受信メモリに記憶する回線制御部とを備え、前記メモリ
制御部は、下位プロセッサのバスとは独立に、前記回線
制御装置からの送信メモリ及び受信メモリへのアクセス
を制御することを特徴とする通信装置。1. A communication apparatus that employs a hierarchical protocol, and in a communication device that processes this protocol, an upper processor that processes an upper protocol, and a lower processor that performs conversion of an upper protocol and a lower protocol and processing of a lower protocol. An interface unit that connects the bus of the upper processor and the bus of the lower processor, a transmission memory and a reception memory that stores messages of the lower protocol, and a bus, a transmission memory, a reception memory, and a line control unit of the lower processor, A memory control unit for controlling access to the transmission memory and the reception memory from the processor and the line control unit; and a line control unit for transmitting a message stored in the transmission memory to the line and storing a message received from the line in the reception memory. And the memory control unit is a lower-level processor. A communication device, which controls access to the transmission memory and the reception memory from the line control device, independently of the bus of the cessor. 【請求項２】 前記下位プロセッサは、上位プロトコル
のメッセージを分解し、組み立てる処理を行うことを特
徴とする請求項１記載の通信装置。2. The communication device according to claim 1, wherein the lower processor performs a process of decomposing and assembling a message of a higher protocol. 【請求項３】 前記メモリ制御部は、下位プロセッサ及
び回線制御部からの送信メモリへのアクセスを時分割に
配分する機能と、下位プロセッサ及び回線制御部からの
受信メモリへのアクセスを時分割に配分する機能とを備
え、回線制御部に対して回線のデータ転送速度と同一の
アクセス速度を提供することを特徴とする請求項１また
は２記載の通信装置。3. The function of the memory control unit, which allocates the access to the transmission memory from the lower processor and the line control unit in a time-sharing manner, and the access to the reception memory from the lower processor and the line control unit, in a time-sharing manner. 3. The communication device according to claim 1, further comprising a distribution function, and providing the line control unit with an access speed that is the same as the data transfer speed of the line. 【請求項４】 前記メモリ制御部は、前記送信メモリに
記憶されるメッセージの有無を管理する機能と、前記下
位プロセッサより送信メモリに送信メッセージが記憶さ
れたとき、回線制御部に送信メッセージが記憶されたこ
とを通知する機能と、回線制御部より受信メモリに受信
メッセージが記憶されたとき、下位プロセッサに受信メ
ッセージが記憶されたことを通知する機能とを備えるこ
とを特徴とする請求項１、２または３記載の通信装置。4. The memory control unit has a function of managing the presence / absence of a message stored in the transmission memory, and stores the transmission message in the line control unit when the transmission message is stored in the transmission memory from the lower processor. 2. A function for notifying that the received message has been stored and a function for notifying the lower processor that the received message has been stored when the received message is stored in the receiving memory by the line control unit. The communication device according to 2 or 3. 【請求項５】 前記メモリ制御部は、送信メッセージに
付加する冗長符号を生成する機能と、受信メッセージに
付加されている冗長符号を検査し、受信メッセージに誤
りが有る場合、そのメッセージを廃棄する機能とを備え
ることを特徴とする請求項１ないし４のうち１記載の通
信装置。5. The function of generating a redundant code to be added to a transmission message and the redundant code added to a received message are inspected by the memory control unit, and if the received message has an error, the message is discarded. 5. The communication device according to claim 1, further comprising a function.