JPS6119048B2 - - Google Patents
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- Publication number
- JPS6119048B2 JPS6119048B2 JP55182742A JP18274280A JPS6119048B2 JP S6119048 B2 JPS6119048 B2 JP S6119048B2 JP 55182742 A JP55182742 A JP 55182742A JP 18274280 A JP18274280 A JP 18274280A JP S6119048 B2 JPS6119048 B2 JP S6119048B2
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- JP
- Japan
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- general
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- Expired
Links
- 238000003672 processing method Methods 0.000 claims 1
- 101000932846 Rattus norvegicus Voltage-dependent L-type calcium channel subunit alpha-1S Proteins 0.000 description 11
- 101000832455 Pimpla hypochondriaca Small venom protein 1 Proteins 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム方式のデータ処理
方式に関する。
方式に関する。
サービスプロセツサ（以下、SVPとする）を有
するデータ処理装置においては、診断命令の処理
の一部をSVPが代行して行う。この場合、中央処
理装置（以下、CPUとする）が診断命令を受信
すると、CPUは停止状態となつて、診断命令の
実行をSVPに要求する。SVPはこの診断命令を解
読して指定された処理を行う。この処理におい
て、CPU側の主メモリのアクセスを必要する場
合がある。この場合、SVPがCPUに対して主メ
モリのアクセス命令の実行要求を行う。しかしな
がら、CPU側においては、アドレス計算に必要
な指標レジスタXR、基底レジスタBRとして用い
られている汎用レジスタの内容をCPUの本来の
処理以外で変更してはいけないという原則があ
り、従つて、SVPがこのような汎用レジスタの現
在の内容に依存しない任意のアドレスを発生した
い場合には、従来、SVPとCPUに対して以下に
示す命令実行を要求していた。
するデータ処理装置においては、診断命令の処理
の一部をSVPが代行して行う。この場合、中央処
理装置（以下、CPUとする）が診断命令を受信
すると、CPUは停止状態となつて、診断命令の
実行をSVPに要求する。SVPはこの診断命令を解
読して指定された処理を行う。この処理におい
て、CPU側の主メモリのアクセスを必要する場
合がある。この場合、SVPがCPUに対して主メ
モリのアクセス命令の実行要求を行う。しかしな
がら、CPU側においては、アドレス計算に必要
な指標レジスタXR、基底レジスタBRとして用い
られている汎用レジスタの内容をCPUの本来の
処理以外で変更してはいけないという原則があ
り、従つて、SVPがこのような汎用レジスタの現
在の内容に依存しない任意のアドレスを発生した
い場合には、従来、SVPとCPUに対して以下に
示す命令実行を要求していた。
１ 使用したい汎用レジスタの内容をSVP内のメ
モリに退避させる。
モリに退避させる。
２ SVPがアクセスしたい主メモリのアドレスを
上記汎用レジスタに格納する。
上記汎用レジスタに格納する。
３ 命令実行を要求する。
４ 命令実行の完了後に、SVP内に退避していた
内容を汎用レジスタに復元する。
内容を汎用レジスタに復元する。
従つて、上述の従来方式においては、使用たい
汎用レジスタの内容の退避および復元のために処
理時間が長くなるという問題点がある。
汎用レジスタの内容の退避および復元のために処
理時間が長くなるという問題点がある。
本発明の目的は、SVPがCPU側の主メモリを
アクセスする必要がある場合には、汎用レジスタ
以外のレジスタたとえばワークレジスタの内容を
アドレス計算に用いるという構想にもとづき、汎
用レジスタの内容の退避および復元の処理を不要
にし、従つて、処理時間を短縮し、前述の従来方
式における問題点を解決することにある。
アクセスする必要がある場合には、汎用レジスタ
以外のレジスタたとえばワークレジスタの内容を
アドレス計算に用いるという構想にもとづき、汎
用レジスタの内容の退避および復元の処理を不要
にし、従つて、処理時間を短縮し、前述の従来方
式における問題点を解決することにある。
以下、図面により本発明の実施例を説明する。
添付図は本発明の一実施例としてのSVPを有す
るデータ処理装置のブロツク回路図である。図に
おいて、SVP１はCPUに対する各種のコマンド
をレジスタ２に格納する。このレジスタ２にはオ
ペレーシヨンコードも与えられる。制御回路３は
SVP１からの各種コマンドを実行するためのタイ
ミング信号および制御信号を発生する。
るデータ処理装置のブロツク回路図である。図に
おいて、SVP１はCPUに対する各種のコマンド
をレジスタ２に格納する。このレジスタ２にはオ
ペレーシヨンコードも与えられる。制御回路３は
SVP１からの各種コマンドを実行するためのタイ
ミング信号および制御信号を発生する。
制御用メモリ４は各種のマイクロ命令を記憶し
ており、この制御用メモリ４は、レジスタ２に記
憶された命令のオペレーシヨンコードあるいは命
令バツフア５に記憶された命令のオペレーシヨン
コード制御回路３から発生された固定アドレス
FAなどをアドレスとしてアクセスされる。な
お、６は制御用メモリ４のアドレスレジスタであ
つて、制御回路３からの固定アドレスFAあるい
はマイクロ命令で指定されたネクストアドレスな
どを記憶するためのものである。このようにし
て、制御用メモリ４から読出されたマイクロ命令
にもとづいて制御回路７は図の装置全体を制御す
る。
ており、この制御用メモリ４は、レジスタ２に記
憶された命令のオペレーシヨンコードあるいは命
令バツフア５に記憶された命令のオペレーシヨン
コード制御回路３から発生された固定アドレス
FAなどをアドレスとしてアクセスされる。な
お、６は制御用メモリ４のアドレスレジスタであ
つて、制御回路３からの固定アドレスFAあるい
はマイクロ命令で指定されたネクストアドレスな
どを記憶するためのものである。このようにし
て、制御用メモリ４から読出されたマイクロ命令
にもとづいて制御回路７は図の装置全体を制御す
る。
CPUの通常の動作においては、１つの命令が
命令バツフア５から選択され、バツフア８およ
び、アドレス計算に使用される汎用レジスタ番号
を指定するレジスタ９，１０に転送される。レジ
スタ９，１０の値に応じて汎用レジスタ群１１か
ら汎用レジスタが選択され、これらの汎用レジス
タの内容はROBB，ROBXを通つてアドレスレジ
スタ１２に格納される。なお、アドレスレジスタ
１２にはバツフア８の値も格納される。アドレス
計算加算器１３はアドレスレジスタ１２に格納さ
れた値にもとづいて行う。すなわち、この場合、
汎用レジスタ１１の値を用いてアドレス計算を行
う。Ｓユニツト１４は加算器１３の加算結果のア
ドレスにもとづいて主メモリ（図示せず）のアク
セスを行い、次に、Ｅユニツト１５はある種の演
算を実行する。レジスタ１６に記憶された演算結
果は、必要に応じて、汎用レジスタ１１、アドレ
ス計算加算器１３、Ｓユニツト１４、Ｅユニツト
１５およびワークレジスタ群１７に格納される。
また、制御用メモリ４のアドレスは、上記により
選択された命令コードがアドレスとなり、そこか
ら読出されたマイクロ命令により上記動作が指定
されるものである。
命令バツフア５から選択され、バツフア８およ
び、アドレス計算に使用される汎用レジスタ番号
を指定するレジスタ９，１０に転送される。レジ
スタ９，１０の値に応じて汎用レジスタ群１１か
ら汎用レジスタが選択され、これらの汎用レジス
タの内容はROBB，ROBXを通つてアドレスレジ
スタ１２に格納される。なお、アドレスレジスタ
１２にはバツフア８の値も格納される。アドレス
計算加算器１３はアドレスレジスタ１２に格納さ
れた値にもとづいて行う。すなわち、この場合、
汎用レジスタ１１の値を用いてアドレス計算を行
う。Ｓユニツト１４は加算器１３の加算結果のア
ドレスにもとづいて主メモリ（図示せず）のアク
セスを行い、次に、Ｅユニツト１５はある種の演
算を実行する。レジスタ１６に記憶された演算結
果は、必要に応じて、汎用レジスタ１１、アドレ
ス計算加算器１３、Ｓユニツト１４、Ｅユニツト
１５およびワークレジスタ群１７に格納される。
また、制御用メモリ４のアドレスは、上記により
選択された命令コードがアドレスとなり、そこか
ら読出されたマイクロ命令により上記動作が指定
されるものである。
次にSVP１がCPUに主メモリのアクセスを要
求する場合について説明する。この場合には、
SVP１は命令実行コマンドをレジスタ２に発生す
る。これにより、以後は、命令バツフア５のオペ
レーシヨンコードの代りに、レジスタ２のオペレ
ーシヨンコードにもとづいて上述の通常の命令実
行処理が行われる。
求する場合について説明する。この場合には、
SVP１は命令実行コマンドをレジスタ２に発生す
る。これにより、以後は、命令バツフア５のオペ
レーシヨンコードの代りに、レジスタ２のオペレ
ーシヨンコードにもとづいて上述の通常の命令実
行処理が行われる。
さらにまた、レジスタ２にワークレジスタ群１
７の使用の指定があれば、制御回路３は固定アド
レスFAをアドレスレジスタ６に送出し、この結
果、固定アドレスFAがアドレスレジスタ６に格
納される。従つて、アドレスレジスタ６に記憶さ
れた固定アドレスFAによつて制御用メモリ４が
アクセスされ、この結果マイクロ命令が読出され
て制御回路７に設定される。これにより、ワーク
レジスタ群１７のデータROB１，ROB２が読出
され、レジスタ１８，１９およびＥユニツト１５
を介して演算結果レジスタ１６に格納される。次
に、制御回路７は上記命令コードをアドレスとし
て制御用メモリ４から通常実行される１語目のマ
イクロ命令を読出すべき指定をする。この１語目
のマイクロ命令が実行されるときに、制御回路３
が演算結果レジスタ１６の内容をアドレス計算加
算器１３に強制的に入力させるための信号FFを
発生する。この結果、アドレス計算加算器１３は
アドレスレジスタ１２からの入力をたとえばデー
タROBB，ROBXの入力を強制的に禁止して、演
算結果レジスタ１６の値を入力し、この加算結果
をＳユニツト１４に送出する。
７の使用の指定があれば、制御回路３は固定アド
レスFAをアドレスレジスタ６に送出し、この結
果、固定アドレスFAがアドレスレジスタ６に格
納される。従つて、アドレスレジスタ６に記憶さ
れた固定アドレスFAによつて制御用メモリ４が
アクセスされ、この結果マイクロ命令が読出され
て制御回路７に設定される。これにより、ワーク
レジスタ群１７のデータROB１，ROB２が読出
され、レジスタ１８，１９およびＥユニツト１５
を介して演算結果レジスタ１６に格納される。次
に、制御回路７は上記命令コードをアドレスとし
て制御用メモリ４から通常実行される１語目のマ
イクロ命令を読出すべき指定をする。この１語目
のマイクロ命令が実行されるときに、制御回路３
が演算結果レジスタ１６の内容をアドレス計算加
算器１３に強制的に入力させるための信号FFを
発生する。この結果、アドレス計算加算器１３は
アドレスレジスタ１２からの入力をたとえばデー
タROBB，ROBXの入力を強制的に禁止して、演
算結果レジスタ１６の値を入力し、この加算結果
をＳユニツト１４に送出する。
なお、上述のごとくワークレジスタ群１７を用
いてアドレス計算を行う場合には、SVP１によつ
て予めデータROB３をワークレジスタ群１７に
設定しておく。また、図において、“SEL”で表
示されたブロツクはセレクタを示す。
いてアドレス計算を行う場合には、SVP１によつ
て予めデータROB３をワークレジスタ群１７に
設定しておく。また、図において、“SEL”で表
示されたブロツクはセレクタを示す。
以上説明したように本発明によれば、SVPが
CPU側の主メモリをアクセスするときに、固定
アドレスにより制御用メモリから読出されたマイ
クロ命令を用いて、汎用レジスタ以外のレジスタ
たとえば一時的にデータを格納するために設けら
れたワークレジスタの値を読出し、この値をアド
レス計算加算器の入力段となり得るＥユニツトの
演算結果レジスタに格納し、オペランドアドレス
計算を行うに際し、演算結果レジスタの値を強制
的にアドレス計算加算器に入力している。この結
果、汎用レジスタの内容の退避および復元の処理
が不要となり、従つて、処理時間を短縮すること
ができ、前述の従来方式における問題点の解決に
役立つものである。
CPU側の主メモリをアクセスするときに、固定
アドレスにより制御用メモリから読出されたマイ
クロ命令を用いて、汎用レジスタ以外のレジスタ
たとえば一時的にデータを格納するために設けら
れたワークレジスタの値を読出し、この値をアド
レス計算加算器の入力段となり得るＥユニツトの
演算結果レジスタに格納し、オペランドアドレス
計算を行うに際し、演算結果レジスタの値を強制
的にアドレス計算加算器に入力している。この結
果、汎用レジスタの内容の退避および復元の処理
が不要となり、従つて、処理時間を短縮すること
ができ、前述の従来方式における問題点の解決に
役立つものである。
添付図面は本発明の一実施例としてのSVPを有
するデータ処理装置のブロツク回路図である。 １……SVP、２……レジスタ、３……制御回
路、４……制御用メモリ、５……命令バツフア、
７……制御回路、１１……汎用レジスタ群、１２
……アドレスレジスタ、１３……アドレス計算加
算器、１４……Ｓユニツト、１５……Ｅユニツ
ト、１７……ワークレジスタ群。
するデータ処理装置のブロツク回路図である。 １……SVP、２……レジスタ、３……制御回
路、４……制御用メモリ、５……命令バツフア、
７……制御回路、１１……汎用レジスタ群、１２
……アドレスレジスタ、１３……アドレス計算加
算器、１４……Ｓユニツト、１５……Ｅユニツ
ト、１７……ワークレジスタ群。
Claims (1)
- １ 制御用メモリに格納されたマイクロ命令を順
次取出して命令を実行するマイクロプログラム方
式のデータ処理方式において、所定条件の発生に
よつて発生した固定アドレスにより、前記制御用
メモリから特殊なマイクロ命令を取出し、該特殊
なマイクロ命令により汎用レジスタ以外の第１の
レジスタの内容を読出し、該第１のレジスタの内
容をアドレス加算器の入力段となり得る第２のレ
ジスタに格納し、オペランドアドレス計算に際
し、前記第２のレジスタの内容を前記アドレス加
算器に強制的に入力してアドレス計算をするよう
にしたことを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182742A JPS57106963A (en) | 1980-12-25 | 1980-12-25 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182742A JPS57106963A (en) | 1980-12-25 | 1980-12-25 | Data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106963A JPS57106963A (en) | 1982-07-03 |
| JPS6119048B2 true JPS6119048B2 (ja) | 1986-05-15 |
Family
ID=16123634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182742A Granted JPS57106963A (en) | 1980-12-25 | 1980-12-25 | Data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106963A (ja) |
-
1980
- 1980-12-25 JP JP55182742A patent/JPS57106963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106963A (en) | 1982-07-03 |
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