JPS61184869A - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
- Publication number
- JPS61184869A JPS61184869A JP60025422A JP2542285A JPS61184869A JP S61184869 A JPS61184869 A JP S61184869A JP 60025422 A JP60025422 A JP 60025422A JP 2542285 A JP2542285 A JP 2542285A JP S61184869 A JPS61184869 A JP S61184869A
- Authority
- JP
- Japan
- Prior art keywords
- receiving element
- light
- electrode
- light receiving
- image sensor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000012780 transparent material Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像を光学的に読取るイメージセンサに関す
るものである。
るものである。
従来のイメージセンサの例として、雑誌10piush
J(患561984年7月号)P、47rアモルファス
シリコン密着イメージセンサ−」に示さしたものに第3
図がある。この図において、(4)は上面図、(B)は
その断面堝成図であり、イメージセンサは、ガラス基板
(1ン上に受光素子−とL S I (2)と配線パタ
ーン(8)Q構成され、第3図(B)で示すように、受
光素子qは下部(個別)□電極(3]、非晶質半導体膜
(4)、上部(透明)1kt極(5)、遮光膜(6)が
積層して構成されている。なお、図中(8N)は受光素
子の外部接線のため電極パッドであり、(7)はLSI
に内蔵さfした受光素子駆動用電極パッドである。
J(患561984年7月号)P、47rアモルファス
シリコン密着イメージセンサ−」に示さしたものに第3
図がある。この図において、(4)は上面図、(B)は
その断面堝成図であり、イメージセンサは、ガラス基板
(1ン上に受光素子−とL S I (2)と配線パタ
ーン(8)Q構成され、第3図(B)で示すように、受
光素子qは下部(個別)□電極(3]、非晶質半導体膜
(4)、上部(透明)1kt極(5)、遮光膜(6)が
積層して構成されている。なお、図中(8N)は受光素
子の外部接線のため電極パッドであり、(7)はLSI
に内蔵さfした受光素子駆動用電極パッドである。
又、第3図(4)でわかるように、ここでは受光素子の
個別電極(3)は左右交互に取り出さn1左又は右に取
り出さlした個別電極は、L S l (2)の3辺(
A、B、C)に分配さイするべく、3分割さfし、LS
IのA辺に分配された電極を、受光素子に近い側から、
al+ a2. a3+ a4、又、B辺に分配さiし
た電極を上からb1+ b2+ b3さらにC辺に分配
さnた電極を、受光素子に近い側からC4+ C2s
c3. C4とし、a、〜c4までの゛電極はLSIの
囲りに引き出さn、その位置で電極パッド(BNJと接
続さt’s さらに、対向したLSI内部の受光素子駆
動用電極パッド(7)とワイヤーホントさ■て結線され
る。
個別電極(3)は左右交互に取り出さn1左又は右に取
り出さlした個別電極は、L S l (2)の3辺(
A、B、C)に分配さイするべく、3分割さfし、LS
IのA辺に分配された電極を、受光素子に近い側から、
al+ a2. a3+ a4、又、B辺に分配さiし
た電極を上からb1+ b2+ b3さらにC辺に分配
さnた電極を、受光素子に近い側からC4+ C2s
c3. C4とし、a、〜c4までの゛電極はLSIの
囲りに引き出さn、その位置で電極パッド(BNJと接
続さt’s さらに、対向したLSI内部の受光素子駆
動用電極パッド(7)とワイヤーホントさ■て結線され
る。
本図では受光素子列をはさんで両側にLSIが配置さj
した例を示したが、左又は右のどちらか一方だけの受光
素子−LSI系で構成することも可能である。
した例を示したが、左又は右のどちらか一方だけの受光
素子−LSI系で構成することも可能である。
いず(Lにしろ、受光素子−は一定時間の光照射又は暗
状態のもとで、受光素子に蓄積した電荷をLSIの受光
素子駆動回路で読み出し、同時に受光素子をリセットし
て、次の読出し動作に入る。
状態のもとで、受光素子に蓄積した電荷をLSIの受光
素子駆動回路で読み出し、同時に受光素子をリセットし
て、次の読出し動作に入る。
前記受光素子−LSIを片側配置した例として[アモル
ファスシリコン密着イメージセンサ」(センシング技術
応用研究会第42回研究例会資料)があり、こしによる
とイメージセンサは第4図に示すような出力特性を示す
。すなわち、暗出力特性はαQに、又明出力特性は圓に
示さnている。
ファスシリコン密着イメージセンサ」(センシング技術
応用研究会第42回研究例会資料)があり、こしによる
とイメージセンサは第4図に示すような出力特性を示す
。すなわち、暗出力特性はαQに、又明出力特性は圓に
示さnている。
図において暗出力特性はあまり不均一性がでていないが
、明出力特性は、M−1、M、M+1番目のLSIで駆
動さnた特性であって、図に示すような周期的な不均一
出力特性を示す。又、M番目のLSIで駆動さくしたセ
ンサでみてみると、これはA、B、C,の3領域に分離
でき、AとCはBをはさんで対称になっている。すなわ
ち、こJLは第3図でみた受光素子の個別電極a、〜c
4の電極長の違いによる影響が現わイ′シていると言え
る。すなわち、LSIのB辺に分配さイ゛したb1+
k)2+ b3の電極長は同一のため出力特性は均一に
なり(第4図B部に対応)、LSIのA辺ではa1〜b
4になるに従い電極長か長くなるから、第4図のBの左
端より左に行くに従い出力信号レベルが小になる。同様
に辺Cについても、Aの場合と同様なことが言える。こ
れらのことを換言すると、電極の長さの違いによる線間
容量の差が明出力特性の不均一性に影響していると言え
る。
、明出力特性は、M−1、M、M+1番目のLSIで駆
動さnた特性であって、図に示すような周期的な不均一
出力特性を示す。又、M番目のLSIで駆動さくしたセ
ンサでみてみると、これはA、B、C,の3領域に分離
でき、AとCはBをはさんで対称になっている。すなわ
ち、こJLは第3図でみた受光素子の個別電極a、〜c
4の電極長の違いによる影響が現わイ′シていると言え
る。すなわち、LSIのB辺に分配さイ゛したb1+
k)2+ b3の電極長は同一のため出力特性は均一に
なり(第4図B部に対応)、LSIのA辺ではa1〜b
4になるに従い電極長か長くなるから、第4図のBの左
端より左に行くに従い出力信号レベルが小になる。同様
に辺Cについても、Aの場合と同様なことが言える。こ
れらのことを換言すると、電極の長さの違いによる線間
容量の差が明出力特性の不均一性に影響していると言え
る。
このような不均一信号を用いて、2値代処理をしてしま
うと、原画が白にもかかわらす、出力信号レベルか低い
ために黒と判定しまうという欠点を生じる。この欠点を
除去するために、個々の受光素子に補正回路を入ILる
必要がでる。このような処置をすると回路の複雑・大型
化することおよび、コスト上昇の原因になるなどの欠点
を有していた。
うと、原画が白にもかかわらす、出力信号レベルか低い
ために黒と判定しまうという欠点を生じる。この欠点を
除去するために、個々の受光素子に補正回路を入ILる
必要がでる。このような処置をすると回路の複雑・大型
化することおよび、コスト上昇の原因になるなどの欠点
を有していた。
この発明は、上記問題点を解消するためになされたもの
で、回路の複雑化及び、コスト上昇を低く押えると共に
、受光素子の出力信号レベルを均一化したイメージセン
サを提供することを目的とした、 〔問題点を解決するための手段〕 この発明に係るイメージセンサは、個別電極の配線によ
る線間容量の不均一性を減小させる目的で、前記配線長
を均一化することが必要で、この目的のために、受光素
子列側にだけ、受光素子を駆動する電極パッドを並べた
ライン状のLSIを用いて、少くとも1個のLSIに対
応する電極パッド列は受光素子側の電極パッド列と平行
に、受光素子列の片側あるいは両側に配したものである
。
で、回路の複雑化及び、コスト上昇を低く押えると共に
、受光素子の出力信号レベルを均一化したイメージセン
サを提供することを目的とした、 〔問題点を解決するための手段〕 この発明に係るイメージセンサは、個別電極の配線によ
る線間容量の不均一性を減小させる目的で、前記配線長
を均一化することが必要で、この目的のために、受光素
子列側にだけ、受光素子を駆動する電極パッドを並べた
ライン状のLSIを用いて、少くとも1個のLSIに対
応する電極パッド列は受光素子側の電極パッド列と平行
に、受光素子列の片側あるいは両側に配したものである
。
このような配電構成することにより、受光素子の個別電
極の長さがほぼ一定になり、個別電極間の線間容量が均
一化することが期待さオ゛シる。
極の長さがほぼ一定になり、個別電極間の線間容量が均
一化することが期待さオ゛シる。
以下、この発明の一実施例を図について説明する。第1
図において、(l)は絶縁性基板、(2)は複数の受光
素子駆動用スイッチング機能素子を内蔵したL S I
、 (3)は下部(個別)電極、又(3N)がそのパ
ッド、(4)は非晶質半導体膜、(5)は上部(透明)
電極、(7)は受光素子駆動用電極パッド、(8)は配
線パターン、(9)は入射光、山は受光素子で、基板(
1)上に下部(個別)it極(3)、感光性半導体膜(
4)、上部(透明)電極(5)、を順次積層して形成し
たものである。
図において、(l)は絶縁性基板、(2)は複数の受光
素子駆動用スイッチング機能素子を内蔵したL S I
、 (3)は下部(個別)電極、又(3N)がそのパ
ッド、(4)は非晶質半導体膜、(5)は上部(透明)
電極、(7)は受光素子駆動用電極パッド、(8)は配
線パターン、(9)は入射光、山は受光素子で、基板(
1)上に下部(個別)it極(3)、感光性半導体膜(
4)、上部(透明)電極(5)、を順次積層して形成し
たものである。
イメージセンサは絶縁性基板(1)上に受光素子列−と
L S I (2)と配線パターン(8)とからなって
いて、それぞれの位置関係は次のようになっている。す
なわち、受光素子列−に平行になるように、n個の受光
素子駆動用電極(7)が受光素子列−側に配置したライ
ン状のLSIを、複数側盤べて一直線状に配置したもの
である。このことは、別の見方をすれば、受光素子の個
別電極パッド配列が、LSIと平行になることである。
L S I (2)と配線パターン(8)とからなって
いて、それぞれの位置関係は次のようになっている。す
なわち、受光素子列−に平行になるように、n個の受光
素子駆動用電極(7)が受光素子列−側に配置したライ
ン状のLSIを、複数側盤べて一直線状に配置したもの
である。このことは、別の見方をすれば、受光素子の個
別電極パッド配列が、LSIと平行になることである。
さらに、受光素子の個別電極は、受光素子部分ではピッ
チ(Ps)であるか、LSIと対向する部分・・・すな
わち、受光素子の電極パッド(3N)・・・ではLSI
に内包さfした受光素子駆動用電極(力のピッチ(PD
)に等しくなるように変換さ4し、さらに、LSIの受
光素子駆動用電極(7)と相対するように配置さjL、
特定の受光素子の個別電極パッド(3N)とLSIの受
光素子駆動用電極パッド(7)同志とがワイヤ・ボンド
さfして結線さnる。
チ(Ps)であるか、LSIと対向する部分・・・すな
わち、受光素子の電極パッド(3N)・・・ではLSI
に内包さfした受光素子駆動用電極(力のピッチ(PD
)に等しくなるように変換さ4し、さらに、LSIの受
光素子駆動用電極(7)と相対するように配置さjL、
特定の受光素子の個別電極パッド(3N)とLSIの受
光素子駆動用電極パッド(7)同志とがワイヤ・ボンド
さfして結線さnる。
こtしは、n個の受光素子駆動用電極パッド(7)のピ
ッチが、受光素子の配列ピッチPsと同じで仕上げてし
まうと、切断スペースが小さいためにLSIを生産する
ときの切断時に、LSIの最も外に存在する(切断面に
一番近い)2個の素子が切断時の影響を受けて、特性劣
化を引き起し、LSIの歩留り低下の原因となる。この
欠点を除去するために、LSIのサイズをPsXn(n
i L S Iに内蔵された受光素子駆動用電極パッド
数)より常に小さくする必要があった。nは一般に82
.64.128゜256、の数が選は(Lるが、LSI
を切断するために必要となるスペースは片側で約0.2
mmであり、両端を考慮しても高々0.4mmであり、
Psが125μのものでは3〜4系子分であり、n82
のLSIについてみl’Lば1側根度の縮少であり、こ
こでみる限り電極パッドのピッチ変更による配線長の増
加はわずかである。
ッチが、受光素子の配列ピッチPsと同じで仕上げてし
まうと、切断スペースが小さいためにLSIを生産する
ときの切断時に、LSIの最も外に存在する(切断面に
一番近い)2個の素子が切断時の影響を受けて、特性劣
化を引き起し、LSIの歩留り低下の原因となる。この
欠点を除去するために、LSIのサイズをPsXn(n
i L S Iに内蔵された受光素子駆動用電極パッド
数)より常に小さくする必要があった。nは一般に82
.64.128゜256、の数が選は(Lるが、LSI
を切断するために必要となるスペースは片側で約0.2
mmであり、両端を考慮しても高々0.4mmであり、
Psが125μのものでは3〜4系子分であり、n82
のLSIについてみl’Lば1側根度の縮少であり、こ
こでみる限り電極パッドのピッチ変更による配線長の増
加はわずかである。
このような構成で形成したイメージセンサを第4図と同
様の明出力特性を求めてみると、第4図で示したB領域
のような均一出力特性をすべての受光素子について達成
することができた。
様の明出力特性を求めてみると、第4図で示したB領域
のような均一出力特性をすべての受光素子について達成
することができた。
上記実施例では、ライン状のLSIに内蔵さ口た受光素
子駆動用の電極パッド(7)を、受光素子列端および、
受光素子の個別電極パッド(3N)とが平行に、しかも
−直線になるようなイメージセンサ構成で説明したが、
ワイヤーボンド時に、ワイヤーボンドのヘッドが電極パ
ッドピッチpDよりも大になる場合があり、この場合に
はワイヤーボンドによってその直前に打ったワイヤーを
損賜するという欠点をもつことがわかった。この問題を
解決するために第2図で示す構成をとった。すなわち、
受光素子の個別電極パッド(3N)及びLSIに内蔵さ
nた受光素子駆動用電極パッド(7)とを共に、隣接パ
ッドか互にチドリ配置したものであり、図において、受
光素子の個別電極パッド(3N)を隣接パッド毎に、凸
配電した(lNa)と凹配ムした(3Nb)とに分配し
、又LSIに内蔵した受光素子駆動用電極パッド(7)
を、隣接パッド毎に凸装置した(7a)と凹装置した(
7b)とに分配し、しかも特定の凸装置した受光素子の
個別電極パッド(3Na )とLSIに内蔵した受光素
子駆動用電極パッド(7a)同志とを又、特定の凹装置
した(3Nb)と(7b)とをそ2’Lぞれワイヤーボ
ンドさせている。なお、この場合でも基本的な構成であ
る受光素子列と、LSIの平行性は確保されていること
が必要である。
子駆動用の電極パッド(7)を、受光素子列端および、
受光素子の個別電極パッド(3N)とが平行に、しかも
−直線になるようなイメージセンサ構成で説明したが、
ワイヤーボンド時に、ワイヤーボンドのヘッドが電極パ
ッドピッチpDよりも大になる場合があり、この場合に
はワイヤーボンドによってその直前に打ったワイヤーを
損賜するという欠点をもつことがわかった。この問題を
解決するために第2図で示す構成をとった。すなわち、
受光素子の個別電極パッド(3N)及びLSIに内蔵さ
nた受光素子駆動用電極パッド(7)とを共に、隣接パ
ッドか互にチドリ配置したものであり、図において、受
光素子の個別電極パッド(3N)を隣接パッド毎に、凸
配電した(lNa)と凹配ムした(3Nb)とに分配し
、又LSIに内蔵した受光素子駆動用電極パッド(7)
を、隣接パッド毎に凸装置した(7a)と凹装置した(
7b)とに分配し、しかも特定の凸装置した受光素子の
個別電極パッド(3Na )とLSIに内蔵した受光素
子駆動用電極パッド(7a)同志とを又、特定の凹装置
した(3Nb)と(7b)とをそ2’Lぞれワイヤーボ
ンドさせている。なお、この場合でも基本的な構成であ
る受光素子列と、LSIの平行性は確保されていること
が必要である。
このような構成により、ワイヤーボンド時の問題点を除
去できると共に、凸部配置及び凹部配置による受光素子
の個別電極長の変化についても高々2側根度以内であり
、線間容量の不均一性は小さく、2値化処理へ影響は少
ないことか確めらイした。
去できると共に、凸部配置及び凹部配置による受光素子
の個別電極長の変化についても高々2側根度以内であり
、線間容量の不均一性は小さく、2値化処理へ影響は少
ないことか確めらイした。
本発明のイメージセンサの構成は、第1図で示し・たも
のに限らす、さらに次に示す3例の場合にも同様の効果
かある。
のに限らす、さらに次に示す3例の場合にも同様の効果
かある。
■透光性の絶縁基板上に、上部を金属性の共通°電極、
下部を光透過性の個別電極としたセンサ構成にして、基
板側から光を入射するもの。
下部を光透過性の個別電極としたセンサ構成にして、基
板側から光を入射するもの。
(2)絶縁性基板上に、上部を光透過性の個別電極、下
部を金属性の共通電極としたセンサ構成にして、センサ
側からセンサに光を入射するもの。
部を金属性の共通電極としたセンサ構成にして、センサ
側からセンサに光を入射するもの。
(3)透光性の絶縁性基板上に、上部を金属性の個別電
極下部を光透過性の共通電極としたセンサ構成にして、
基板側から光入射するもの。
極下部を光透過性の共通電極としたセンサ構成にして、
基板側から光入射するもの。
受光素子を構成する感光性半導体膜として代表的なもの
として、a Siなどの非晶質のもの、Cd5xSe
i−x などの焼結体、さらには結晶性のものが使用
できる。
として、a Siなどの非晶質のもの、Cd5xSe
i−x などの焼結体、さらには結晶性のものが使用
できる。
又、第1図及び第3図で説明した1本の配線パターンは
、実際には、LSIの駆動および、制御用に利用さ口る
もので、複数本使用さnる。
、実際には、LSIの駆動および、制御用に利用さ口る
もので、複数本使用さnる。
さらに、第1図、第2図では受光素子列に対して、ライ
ン状のLSIを片側に配置した例で示したか、センサの
密度か増加した場合にはLS Iを受光素子列の両側に
配して利用することも可能である。
ン状のLSIを片側に配置した例で示したか、センサの
密度か増加した場合にはLS Iを受光素子列の両側に
配して利用することも可能である。
又、ライン状のLSIを利用することにより、基板面積
を小さく出来、コストが低下できる上、社屋効果が上り
、この面からの低コスト化も図γムた。
を小さく出来、コストが低下できる上、社屋効果が上り
、この面からの低コスト化も図γムた。
以上のように、この発明によnば、ライン状のLSIを
採用して、受光素子列と平行に配置構成したので、装置
が安価にできた上に、出力信号レベル・・・特に明特性
の均一性が著しく向上した。
採用して、受光素子列と平行に配置構成したので、装置
が安価にできた上に、出力信号レベル・・・特に明特性
の均一性が著しく向上した。
第1図は、この発明の1実施例によるイメージセンサを
示す。上面図と断面構成図、第2図はこの発明の他の実
施例を示すイメージセンサの上面図と断面構成図、第3
図は従来のイメージセンサを示す上面図と断面構成図、
第4図は従来のイメージセンサの明暗の出力特性を示す
図である。 図において、(υは絶縁性基板、(2)はr−5I、(
3)は下部(個別)電極、(3N)は電極パッド、(4
)は非晶質半導体膜、(5)は上部(透明)電極、(7
)は受光素子駆動用電極パッド、(8)は配線パターン
、(9)は入射光、輿は受光素子である。 なお、図中、同一符号は同一、又は相当部分を示す。
示す。上面図と断面構成図、第2図はこの発明の他の実
施例を示すイメージセンサの上面図と断面構成図、第3
図は従来のイメージセンサを示す上面図と断面構成図、
第4図は従来のイメージセンサの明暗の出力特性を示す
図である。 図において、(υは絶縁性基板、(2)はr−5I、(
3)は下部(個別)電極、(3N)は電極パッド、(4
)は非晶質半導体膜、(5)は上部(透明)電極、(7
)は受光素子駆動用電極パッド、(8)は配線パターン
、(9)は入射光、輿は受光素子である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (6)
- (1)基板表面上に下部電極、非晶質半導体膜および上
部電極を積層して形成した受光素子と、前記下部電極に
接続された受光素子側の複数の電極パッドを含む受光側
電極パッド列と、前記基板表面上に設けられたスイッチ
機能をもつ集積回路に信号を入出力する複数の電極パッ
ドを含む集積回路側電極パッド列と、受光素子側の電極
パッドと集積回路側の電極パッドとを接続する配線とを
備え、少なくとも1個の集積回路に対応する集積回路側
電極パッド列は受光側電極パッド列に平行に配置するこ
とを特徴とするイメージセンサ。 - (2)受光素子側電極パッドのピッチ間隔と集積回路側
電極パッドとのピッチ間隔が等しいことを特徴とする特
許請求の範囲第1項に記載のイメージセンサ。 - (3)受光素子の側の電極パッドのピッチ間隔が受光素
子のピッチ間隔より小であることを特徴とする特許請求
の範囲第1項に記載のイメージセンサ。 - (4)受光素子側電極パッド列と集積回路側電極パッド
列がともに複数であることを特徴とする特許請求の範囲
第1項記載のイメージセンサ。 - (5)基板が絶縁基板、上部電極が透光性物質、下部電
極が金属でそれぞれ構成されることを特徴とする特許請
求の範囲第1項記載のイメージセンサ。 - (6)基板が光透過性絶縁基板、上部電極が光透過性物
質、下部電極が金属であることを特徴とする特許請求の
範囲第1項記載のイメージセンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60025422A JPS61184869A (ja) | 1985-02-12 | 1985-02-12 | イメ−ジセンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60025422A JPS61184869A (ja) | 1985-02-12 | 1985-02-12 | イメ−ジセンサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61184869A true JPS61184869A (ja) | 1986-08-18 |
Family
ID=12165517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60025422A Pending JPS61184869A (ja) | 1985-02-12 | 1985-02-12 | イメ−ジセンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61184869A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229162A (ja) * | 1985-07-29 | 1987-02-07 | Toshiba Corp | イメ−ジセンサ |
JPS63128749A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 密着形イメ−ジセンサ |
JPS6395253U (ja) * | 1986-12-11 | 1988-06-20 | ||
JPH0537722U (ja) * | 1991-08-13 | 1993-05-21 | 株式会社椿本チエイン | コンベヤの搬送物支持弾性リングの取付構造及び該構造を具えたコンベヤの駆動構造 |
JPH0625218U (ja) * | 1992-08-29 | 1994-04-05 | カワムラ精機株式会社 | チェーンコンベヤ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57165272A (en) * | 1981-04-03 | 1982-10-12 | Toshiba Corp | Connecting method for wire bonding |
JPS57167002A (en) * | 1981-04-07 | 1982-10-14 | Minolta Camera Co Ltd | Focus detecting element |
JPS59141867A (ja) * | 1983-02-02 | 1984-08-14 | Fuji Xerox Co Ltd | 原稿読取装置 |
-
1985
- 1985-02-12 JP JP60025422A patent/JPS61184869A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57165272A (en) * | 1981-04-03 | 1982-10-12 | Toshiba Corp | Connecting method for wire bonding |
JPS57167002A (en) * | 1981-04-07 | 1982-10-14 | Minolta Camera Co Ltd | Focus detecting element |
JPS59141867A (ja) * | 1983-02-02 | 1984-08-14 | Fuji Xerox Co Ltd | 原稿読取装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229162A (ja) * | 1985-07-29 | 1987-02-07 | Toshiba Corp | イメ−ジセンサ |
JPS63128749A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 密着形イメ−ジセンサ |
JPS6395253U (ja) * | 1986-12-11 | 1988-06-20 | ||
JPH0537722U (ja) * | 1991-08-13 | 1993-05-21 | 株式会社椿本チエイン | コンベヤの搬送物支持弾性リングの取付構造及び該構造を具えたコンベヤの駆動構造 |
JPH0625218U (ja) * | 1992-08-29 | 1994-04-05 | カワムラ精機株式会社 | チェーンコンベヤ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5032718A (en) | Photo sensor array and reader with hexagonal fiber bundles | |
US4408230A (en) | Photosensor array device | |
JP7262600B2 (ja) | スクリーンアセンブリ及び電子装置 | |
US4426548A (en) | Multilayer wiring structure | |
WO2021042593A1 (zh) | 纹路识别装置及其制作方法 | |
JPS61184869A (ja) | イメ−ジセンサ | |
JPH09199756A (ja) | 反射型光結合装置 | |
US4772951A (en) | Solid state image sensor with cell array of amorphous semiconductor photoelectric converting elements | |
JPS61289661A (ja) | イメ−ジセンサ駆動用集積回路 | |
JPS61114178A (ja) | マトリクスアレイ型超音波振動子 | |
US4691242A (en) | Contact type image sensor having multiple common electrodes to provide increased pixel density | |
JPH0514600A (ja) | 原稿読み取り装置 | |
JPS60218968A (ja) | 光学的読取装置 | |
JPH022165A (ja) | イメージセンサ | |
JPH0318057A (ja) | イメージセンサ | |
JPS60119165A (ja) | 一次元イメ−ジセンサの製造方法 | |
JP3140437B2 (ja) | イメージセンサ | |
JP2966039B2 (ja) | イメージセンサ | |
JPS60218967A (ja) | 光学的読取装置 | |
JPS62123865A (ja) | 読取装置 | |
JPH0586105B2 (ja) | ||
JPH0343789B2 (ja) | ||
JPS5829265A (ja) | 画像処理装置 | |
JPH04243163A (ja) | 密着型イメージセンサ | |
JPH03130693A (ja) | X線イメージセンサ |