JPS61184814A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61184814A JPS61184814A JP2473885A JP2473885A JPS61184814A JP S61184814 A JPS61184814 A JP S61184814A JP 2473885 A JP2473885 A JP 2473885A JP 2473885 A JP2473885 A JP 2473885A JP S61184814 A JPS61184814 A JP S61184814A
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- epitaxial layer
- semiconductor device
- layer
- silicon wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエピタキシャル成長に関し、特に選択エピタキ
シャル成長に関する。
シャル成長に関する。
従来のこの種の選択エピタキシャル成長は、８０ｔｏｒ
ｒ以下に減圧し次炉内にＳ ｔ Ｈ２ＣＺ２ ＃ ＨＣ
ｔを導入し反応温度９００〜１０００℃で行なっていた
。この方法により形成されたエピタキシャルウェーハの
断面を第８図に示す。第８図で、ｌはシリコンウェハー
、２は絶縁膜、３は選択エピタキシャル成長層でろる。
ｒ以下に減圧し次炉内にＳ ｔ Ｈ２ＣＺ２ ＃ ＨＣ
ｔを導入し反応温度９００〜１０００℃で行なっていた
。この方法により形成されたエピタキシャルウェーハの
断面を第８図に示す。第８図で、ｌはシリコンウェハー
、２は絶縁膜、３は選択エピタキシャル成長層でろる。
上述した従来の方法では、選択エピタキシャル成長温度
が９００〜１０００℃と低く、エピタキシャル成長前に
形成した段差を含むパターンがパターンディストーシラ
ンやパターンシフト金起こし、この結果、第８１／に示
すように、半導体装置として利用できるエピタキシャル
面３９が狭くなる欠点かめる。なお、４はウェハー１と
結晶方位が異ナルエピタキシャル面を示す。
が９００〜１０００℃と低く、エピタキシャル成長前に
形成した段差を含むパターンがパターンディストーシラ
ンやパターンシフト金起こし、この結果、第８１／に示
すように、半導体装置として利用できるエピタキシャル
面３９が狭くなる欠点かめる。なお、４はウェハー１と
結晶方位が異ナルエピタキシャル面を示す。
本発明の選択エピタキシャル成長方法は、かかる問題点
を解決するために、５ｏｔｏｒｒ以下に減圧した炉内に
８ ｉ Ｈ２Ｃｔ２及びＨＣｔを導入し、反応源Ｅ９０
０〜１０００℃で０．５μｍ以下の厚さのエピタキシャ
ル層を形成する工程と、炉内圧力をＢ ０ｔｏｒｒ以下
に減圧し、反応温度を１１００〜１２００℃で８ ｉ
Ｈ２ｃｚ２及びＨＣｌｔｌ−炉内に導入することにより
、エピタキシャル層上にさらにエピタキシャル成長層を
形成する工程とを有している。
を解決するために、５ｏｔｏｒｒ以下に減圧した炉内に
８ ｉ Ｈ２Ｃｔ２及びＨＣｔを導入し、反応源Ｅ９０
０〜１０００℃で０．５μｍ以下の厚さのエピタキシャ
ル層を形成する工程と、炉内圧力をＢ ０ｔｏｒｒ以下
に減圧し、反応温度を１１００〜１２００℃で８ ｉ
Ｈ２ｃｚ２及びＨＣｌｔｌ−炉内に導入することにより
、エピタキシャル層上にさらにエピタキシャル成長層を
形成する工程とを有している。
次に、本発明について図面を参照して説明する。
第１図は不発明の一実施例の方法によって得られたデバ
イス断面図でめシ、１はシリコンウェハー、２は絶縁膜
、３は選択エピタキシャル成長層、３ａＨ半導体装置と
して使用できるエピタキシャル層の表面、４はシリコン
ウェハーと結晶方位が異なるシリコンエピタキシャル面
でろる。
イス断面図でめシ、１はシリコンウェハー、２は絶縁膜
、３は選択エピタキシャル成長層、３ａＨ半導体装置と
して使用できるエピタキシャル層の表面、４はシリコン
ウェハーと結晶方位が異なるシリコンエピタキシャル面
でろる。
これは、第２図乃至第７図のようにして形成される。す
なわち、まず第２図に示す様に、シリコンウェハー１上
に熱酸化膜５ ’ｋ ５０００Ａ形成し、フォトレジス
ト６を塗布してパターンを形成する。
なわち、まず第２図に示す様に、シリコンウェハー１上
に熱酸化膜５ ’ｋ ５０００Ａ形成し、フォトレジス
ト６を塗布してパターンを形成する。
次に、第３図に示す様に７オトレジスト６のパターン状
に酸化膜４を除去し、フォトレジスト６を除去した後、
第４図に示す様に窪み形成の為の酸、化膜７＊ｘｏｏｏ
Ｘ形成する。この後、酸化膜５お５図）ｌＦ；５゜次に
、フォトレジストによるパターン形成後、シリコンウェ
ハー上例形成された窪みを有する面を含む絶縁膜２を反
応性スバ、タエ。
に酸化膜４を除去し、フォトレジスト６を除去した後、
第４図に示す様に窪み形成の為の酸、化膜７＊ｘｏｏｏ
Ｘ形成する。この後、酸化膜５お５図）ｌＦ；５゜次に
、フォトレジストによるパターン形成後、シリコンウェ
ハー上例形成された窪みを有する面を含む絶縁膜２を反
応性スバ、タエ。
チングで除去し、第６図の様な構造を得る。
第６図の様な構造ｔ−有するシリコンウェハーを、Ｆ３
Ｑ ｔｏｒｒ以下に減圧した炉内に入れ、８ ｉ Ｈ
２Ｃ２０及びＨＣｔを炉内に導入し反応温度’に９００
〜ｉｏｏ。
Ｑ ｔｏｒｒ以下に減圧した炉内に入れ、８ ｉ Ｈ
２Ｃ２０及びＨＣｔを炉内に導入し反応温度’に９００
〜ｉｏｏ。
℃にして、第７図に示すような０，５μｍ以下の選択エ
ピタキシャル層を形成する。さらに、反応源ｌｉ？ １
１００〜１２００℃に上昇させ、８Ｑ ｔｏｒｒ以下に
減圧し几炉内に８ ｉ Ｈ２Ｃ２０及びＨＣｔを導入す
ることにより、エピタキシャル層３の上にさらにエピタ
キシャル層を形成して第１図の構造を得る。
ピタキシャル層を形成する。さらに、反応源ｌｉ？ １
１００〜１２００℃に上昇させ、８Ｑ ｔｏｒｒ以下に
減圧し几炉内に８ ｉ Ｈ２Ｃ２０及びＨＣｔを導入す
ることにより、エピタキシャル層３の上にさらにエピタ
キシャル層を形成して第１図の構造を得る。
以上説明したように本発明は、５ｏｔｏｒｒ以下に減圧
した炉内ＶＣ８ｉＨ２（−ｔ２及びＨＣｌ２導入し温度
を９００〜１０００℃で反応させ０．５μｍ以下の選択
エピタキシャル層を形成することによシ、熱による絶縁
膜の歪みによって生じるシリコンウェハー、選択エピタ
キシャル層、絶縁膜の界面に生じる欠陥を無くし、温度
ｋ１１００〜１２００℃に昇温させて、炉内圧力’に８
０ｔｏｒｒ以下にし、５ｉＨ２Ｃ４２及びＨＣｌ２導入
して前記選択エピタキシャル層上にエピタキシャル層を
形成することによりパターンシフト及びパターンディス
トーションの発生を小さくし半導体装置として使用でき
る選択エピタキシャル層を欠陥の無い広い層とできる効
果かめる。しかも、実施例に示したように、凹みを形成
してからエピタキシャル成長させると所詣ファセットが
少なくなる。
した炉内ＶＣ８ｉＨ２（−ｔ２及びＨＣｌ２導入し温度
を９００〜１０００℃で反応させ０．５μｍ以下の選択
エピタキシャル層を形成することによシ、熱による絶縁
膜の歪みによって生じるシリコンウェハー、選択エピタ
キシャル層、絶縁膜の界面に生じる欠陥を無くし、温度
ｋ１１００〜１２００℃に昇温させて、炉内圧力’に８
０ｔｏｒｒ以下にし、５ｉＨ２Ｃ４２及びＨＣｌ２導入
して前記選択エピタキシャル層上にエピタキシャル層を
形成することによりパターンシフト及びパターンディス
トーションの発生を小さくし半導体装置として使用でき
る選択エピタキシャル層を欠陥の無い広い層とできる効
果かめる。しかも、実施例に示したように、凹みを形成
してからエピタキシャル成長させると所詣ファセットが
少なくなる。
第１図は本発明の一実施例によって形成されたデバイス
断面図、第２図乃至第７図は本発明の一実施例を示す工
程断面図、第８図は従来の方法による断面図である。 ｌ・−・・・・シリコンウェハー、２・旧・・絶縁ｊｌ
！、 ３・・・・・・エピタキシャル成長層、３ａ・・
・・・・半導体装置として使用できるエピタキシャル層
の表面、４・川・・シＩＪ ）７ウエハーと結晶方位が
異なるシリコンエピタキシャル面、５・旧・−酸化膜、
６・・・・・・フォトレジスト、７・・・・・・窪み形
成の為の酸化膜。 第１０ 万３図。 筋牛図 第に同 劣）６図 乃７旧 第８図
断面図、第２図乃至第７図は本発明の一実施例を示す工
程断面図、第８図は従来の方法による断面図である。 ｌ・−・・・・シリコンウェハー、２・旧・・絶縁ｊｌ
！、 ３・・・・・・エピタキシャル成長層、３ａ・・
・・・・半導体装置として使用できるエピタキシャル層
の表面、４・川・・シＩＪ ）７ウエハーと結晶方位が
異なるシリコンエピタキシャル面、５・旧・−酸化膜、
６・・・・・・フォトレジスト、７・・・・・・窪み形
成の為の酸化膜。 第１０ 万３図。 筋牛図 第に同 劣）６図 乃７旧 第８図
Claims (2)
- （１）シリコンウェハーの表面を絶縁膜で選択的に露出
する工程と、反応温度９００〜１０００℃で前記表面露
出部に第１のエピタキシャル成長層を所定の厚さに形成
する工程と、反応温度を１１００〜１２００℃に昇温さ
せて前記第１のエピタキシャル成長層上にさらに第２の
エピタキシャル成長層を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - （２）前記第１のエピタキシャル成長層を形成する前に
、前記絶縁膜と前記シリコンウェハーとの境界近傍に窪
みを設ける工程を含むことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2473885A JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2473885A JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184814A true JPS61184814A (ja) | 1986-08-18 |
Family
ID=12146490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2473885A Pending JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| JP2007153277A (ja) * | 2005-12-08 | 2007-06-21 | Mazda Motor Corp | 車両の排気系支持装置 |
-
1985
- 1985-02-12 JP JP2473885A patent/JPS61184814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| JP2007153277A (ja) * | 2005-12-08 | 2007-06-21 | Mazda Motor Corp | 車両の排気系支持装置 |
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