JPS61184814A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61184814A JPS61184814A JP2473885A JP2473885A JPS61184814A JP S61184814 A JPS61184814 A JP S61184814A JP 2473885 A JP2473885 A JP 2473885A JP 2473885 A JP2473885 A JP 2473885A JP S61184814 A JPS61184814 A JP S61184814A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- semiconductor device
- layer
- silicon wafer
- epitaxial growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエピタキシャル成長に関し、特に選択エピタキ
シャル成長に関する。
シャル成長に関する。
従来のこの種の選択エピタキシャル成長は、80tor
r以下に減圧し次炉内にS t H2CZ2 # HC
tを導入し反応温度900〜1000℃で行なっていた
。この方法により形成されたエピタキシャルウェーハの
断面を第8図に示す。第8図で、lはシリコンウェハー
、2は絶縁膜、3は選択エピタキシャル成長層でろる。
r以下に減圧し次炉内にS t H2CZ2 # HC
tを導入し反応温度900〜1000℃で行なっていた
。この方法により形成されたエピタキシャルウェーハの
断面を第8図に示す。第8図で、lはシリコンウェハー
、2は絶縁膜、3は選択エピタキシャル成長層でろる。
上述した従来の方法では、選択エピタキシャル成長温度
が900〜1000℃と低く、エピタキシャル成長前に
形成した段差を含むパターンがパターンディストーシラ
ンやパターンシフト金起こし、この結果、第81/に示
すように、半導体装置として利用できるエピタキシャル
面39が狭くなる欠点かめる。なお、4はウェハー1と
結晶方位が異ナルエピタキシャル面を示す。
が900〜1000℃と低く、エピタキシャル成長前に
形成した段差を含むパターンがパターンディストーシラ
ンやパターンシフト金起こし、この結果、第81/に示
すように、半導体装置として利用できるエピタキシャル
面39が狭くなる欠点かめる。なお、4はウェハー1と
結晶方位が異ナルエピタキシャル面を示す。
本発明の選択エピタキシャル成長方法は、かかる問題点
を解決するために、5otorr以下に減圧した炉内に
8 i H2Ct2及びHCtを導入し、反応源E90
0〜1000℃で0.5μm以下の厚さのエピタキシャ
ル層を形成する工程と、炉内圧力をB 0torr以下
に減圧し、反応温度を1100〜1200℃で8 i
H2cz2及びHCltl−炉内に導入することにより
、エピタキシャル層上にさらにエピタキシャル成長層を
形成する工程とを有している。
を解決するために、5otorr以下に減圧した炉内に
8 i H2Ct2及びHCtを導入し、反応源E90
0〜1000℃で0.5μm以下の厚さのエピタキシャ
ル層を形成する工程と、炉内圧力をB 0torr以下
に減圧し、反応温度を1100〜1200℃で8 i
H2cz2及びHCltl−炉内に導入することにより
、エピタキシャル層上にさらにエピタキシャル成長層を
形成する工程とを有している。
次に、本発明について図面を参照して説明する。
第1図は不発明の一実施例の方法によって得られたデバ
イス断面図でめシ、1はシリコンウェハー、2は絶縁膜
、3は選択エピタキシャル成長層、3aH半導体装置と
して使用できるエピタキシャル層の表面、4はシリコン
ウェハーと結晶方位が異なるシリコンエピタキシャル面
でろる。
イス断面図でめシ、1はシリコンウェハー、2は絶縁膜
、3は選択エピタキシャル成長層、3aH半導体装置と
して使用できるエピタキシャル層の表面、4はシリコン
ウェハーと結晶方位が異なるシリコンエピタキシャル面
でろる。
これは、第2図乃至第7図のようにして形成される。す
なわち、まず第2図に示す様に、シリコンウェハー1上
に熱酸化膜5 ’k 5000A形成し、フォトレジス
ト6を塗布してパターンを形成する。
なわち、まず第2図に示す様に、シリコンウェハー1上
に熱酸化膜5 ’k 5000A形成し、フォトレジス
ト6を塗布してパターンを形成する。
次に、第3図に示す様に7オトレジスト6のパターン状
に酸化膜4を除去し、フォトレジスト6を除去した後、
第4図に示す様に窪み形成の為の酸、化膜7*xooo
X形成する。この後、酸化膜5お5図)lF;5゜次に
、フォトレジストによるパターン形成後、シリコンウェ
ハー上例形成された窪みを有する面を含む絶縁膜2を反
応性スバ、タエ。
に酸化膜4を除去し、フォトレジスト6を除去した後、
第4図に示す様に窪み形成の為の酸、化膜7*xooo
X形成する。この後、酸化膜5お5図)lF;5゜次に
、フォトレジストによるパターン形成後、シリコンウェ
ハー上例形成された窪みを有する面を含む絶縁膜2を反
応性スバ、タエ。
チングで除去し、第6図の様な構造を得る。
第6図の様な構造t−有するシリコンウェハーを、F3
Q torr以下に減圧した炉内に入れ、8 i H
2C20及びHCtを炉内に導入し反応温度’に900
〜ioo。
Q torr以下に減圧した炉内に入れ、8 i H
2C20及びHCtを炉内に導入し反応温度’に900
〜ioo。
℃にして、第7図に示すような0,5μm以下の選択エ
ピタキシャル層を形成する。さらに、反応源li? 1
100〜1200℃に上昇させ、8Q torr以下に
減圧し几炉内に8 i H2C20及びHCtを導入す
ることにより、エピタキシャル層3の上にさらにエピタ
キシャル層を形成して第1図の構造を得る。
ピタキシャル層を形成する。さらに、反応源li? 1
100〜1200℃に上昇させ、8Q torr以下に
減圧し几炉内に8 i H2C20及びHCtを導入す
ることにより、エピタキシャル層3の上にさらにエピタ
キシャル層を形成して第1図の構造を得る。
以上説明したように本発明は、5otorr以下に減圧
した炉内VC8iH2(−t2及びHCl2導入し温度
を900〜1000℃で反応させ0.5μm以下の選択
エピタキシャル層を形成することによシ、熱による絶縁
膜の歪みによって生じるシリコンウェハー、選択エピタ
キシャル層、絶縁膜の界面に生じる欠陥を無くし、温度
k1100〜1200℃に昇温させて、炉内圧力’に8
0torr以下にし、5iH2C42及びHCl2導入
して前記選択エピタキシャル層上にエピタキシャル層を
形成することによりパターンシフト及びパターンディス
トーションの発生を小さくし半導体装置として使用でき
る選択エピタキシャル層を欠陥の無い広い層とできる効
果かめる。しかも、実施例に示したように、凹みを形成
してからエピタキシャル成長させると所詣ファセットが
少なくなる。
した炉内VC8iH2(−t2及びHCl2導入し温度
を900〜1000℃で反応させ0.5μm以下の選択
エピタキシャル層を形成することによシ、熱による絶縁
膜の歪みによって生じるシリコンウェハー、選択エピタ
キシャル層、絶縁膜の界面に生じる欠陥を無くし、温度
k1100〜1200℃に昇温させて、炉内圧力’に8
0torr以下にし、5iH2C42及びHCl2導入
して前記選択エピタキシャル層上にエピタキシャル層を
形成することによりパターンシフト及びパターンディス
トーションの発生を小さくし半導体装置として使用でき
る選択エピタキシャル層を欠陥の無い広い層とできる効
果かめる。しかも、実施例に示したように、凹みを形成
してからエピタキシャル成長させると所詣ファセットが
少なくなる。
第1図は本発明の一実施例によって形成されたデバイス
断面図、第2図乃至第7図は本発明の一実施例を示す工
程断面図、第8図は従来の方法による断面図である。 l・−・・・・シリコンウェハー、2・旧・・絶縁jl
!、 3・・・・・・エピタキシャル成長層、3a・・
・・・・半導体装置として使用できるエピタキシャル層
の表面、4・川・・シIJ )7ウエハーと結晶方位が
異なるシリコンエピタキシャル面、5・旧・−酸化膜、
6・・・・・・フォトレジスト、7・・・・・・窪み形
成の為の酸化膜。 第10 万3図。 筋牛図 第に同 劣)6図 乃7旧 第8図
断面図、第2図乃至第7図は本発明の一実施例を示す工
程断面図、第8図は従来の方法による断面図である。 l・−・・・・シリコンウェハー、2・旧・・絶縁jl
!、 3・・・・・・エピタキシャル成長層、3a・・
・・・・半導体装置として使用できるエピタキシャル層
の表面、4・川・・シIJ )7ウエハーと結晶方位が
異なるシリコンエピタキシャル面、5・旧・−酸化膜、
6・・・・・・フォトレジスト、7・・・・・・窪み形
成の為の酸化膜。 第10 万3図。 筋牛図 第に同 劣)6図 乃7旧 第8図
Claims (2)
- (1)シリコンウェハーの表面を絶縁膜で選択的に露出
する工程と、反応温度900〜1000℃で前記表面露
出部に第1のエピタキシャル成長層を所定の厚さに形成
する工程と、反応温度を1100〜1200℃に昇温さ
せて前記第1のエピタキシャル成長層上にさらに第2の
エピタキシャル成長層を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - (2)前記第1のエピタキシャル成長層を形成する前に
、前記絶縁膜と前記シリコンウェハーとの境界近傍に窪
みを設ける工程を含むことを特徴とする特許請求の範囲
第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2473885A JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2473885A JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61184814A true JPS61184814A (ja) | 1986-08-18 |
Family
ID=12146490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2473885A Pending JPS61184814A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61184814A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
JP2007153277A (ja) * | 2005-12-08 | 2007-06-21 | Mazda Motor Corp | 車両の排気系支持装置 |
-
1985
- 1985-02-12 JP JP2473885A patent/JPS61184814A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
JP2007153277A (ja) * | 2005-12-08 | 2007-06-21 | Mazda Motor Corp | 車両の排気系支持装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01241823A (ja) | 半導体装置の製造方法 | |
JPH07161704A (ja) | 半導体装置の素子隔離膜の作製方法 | |
JPH0799190A (ja) | 半導体素子フィールド酸化膜の製造方法 | |
JP3602443B2 (ja) | 半導体素子の製法 | |
JPS61184814A (ja) | 半導体装置の製造方法 | |
JPS60193324A (ja) | 半導体基板の製造方法 | |
JP2983322B2 (ja) | エピタキシャルウェーハの製造方法 | |
JP2558289B2 (ja) | 変質層の形成方法 | |
JP2975496B2 (ja) | 素子分離構造の形成方法 | |
KR100479172B1 (ko) | 선택적다결정실리콘산화법을이용한필드산화막형성방법 | |
JPS63248137A (ja) | 半導体装置の製造方法 | |
JPS6116530A (ja) | 半導体装置の製造方法 | |
JPS62140432A (ja) | 半導体装置の製造方法 | |
JPS62108530A (ja) | シリコン酸化膜の形成方法 | |
JPS6260231A (ja) | 半導体装置の製造方法 | |
JPH03183695A (ja) | 気相合成ダイヤモンド薄膜の選択形成方法 | |
JPH0137851B2 (ja) | ||
JPS63244627A (ja) | 半導体装置の製造方法 | |
JPS5863138A (ja) | 半導体装置の製造方法 | |
JPS6027144A (ja) | 半導体装置の製造方法 | |
JPS6410106B2 (ja) | ||
JPS62260338A (ja) | 半導体装置の製造方法 | |
JPS6218041A (ja) | 半導体装置の製造方法 | |
JPH021125A (ja) | 半導体装置の製造方法 | |
JPS58165364A (ja) | 三次元回路素子の製造方法 |