JPS61182253A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS61182253A JPS61182253A JP2185685A JP2185685A JPS61182253A JP S61182253 A JPS61182253 A JP S61182253A JP 2185685 A JP2185685 A JP 2185685A JP 2185685 A JP2185685 A JP 2185685A JP S61182253 A JPS61182253 A JP S61182253A
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- Japan
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- bipolar transistor
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- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体集積回路装置の製造方法、特にバイポ
ーラトランジスタとＭＯＳ ＦＥＴが混在するＢｉ−Ｍ
Ｏ８集積回路装置の製造方法に関する。
ーラトランジスタとＭＯＳ ＦＥＴが混在するＢｉ−Ｍ
Ｏ８集積回路装置の製造方法に関する。
（従来の技術）
第２図は、昭和５８年度電子通信学会半導体・材料部門
全国大会２５７に示されるような従来のＢｉ−ＭＯ８集
積回路装置のＰＭＯ８ＰＥＴ と縦形ＮＰＮバイポーラ
トランジスタの領域の断面構造図である。この図におい
て、１はＰ型半導体基板、２はＮ＋埋込層、３はＮ型エ
ピタキシャル層、４はＰ＋アイソレーション領域、５は
ＮＰＮバイポーラトランジスタのＰ子ベース領域、６は
同トランジスタのＮ＋エミッタ領域、７は同トランジス
タのＮ＋コレクタ・コンタクト領域、８はＰＭＯ８ＦＥ
Ｔのドレイン領域、９は同ＭＯ８ＦＥＴのソース領域、
１０は同ＭＯ８ＦＥＴのゲート絶縁膜、１１は同ＭＯ８
ＦＥＴのゲート電極である。
全国大会２５７に示されるような従来のＢｉ−ＭＯ８集
積回路装置のＰＭＯ８ＰＥＴ と縦形ＮＰＮバイポーラ
トランジスタの領域の断面構造図である。この図におい
て、１はＰ型半導体基板、２はＮ＋埋込層、３はＮ型エ
ピタキシャル層、４はＰ＋アイソレーション領域、５は
ＮＰＮバイポーラトランジスタのＰ子ベース領域、６は
同トランジスタのＮ＋エミッタ領域、７は同トランジス
タのＮ＋コレクタ・コンタクト領域、８はＰＭＯ８ＦＥ
Ｔのドレイン領域、９は同ＭＯ８ＦＥＴのソース領域、
１０は同ＭＯ８ＦＥＴのゲート絶縁膜、１１は同ＭＯ８
ＦＥＴのゲート電極である。
（発明が解決しようとする問題点）
しかしながら、この構造においては、ノ（イボーラトラ
ンジスタのコレクタとＰＭＯ８ＦＥＴのゲート領域が同
一のエピタキシャル層３で形成されてイルタめ、このエ
ピタキシャル層３のＮ型不純物濃度を高くすれば、バイ
ポーラトランジスタの耐圧が低下し、一方このエピタキ
シャル層３のＮ型不純物濃度を低くすれば、ＰＭＯ８Ｆ
ＥＴのパンチスルー耐圧が小さくなるという問題があっ
た。
ンジスタのコレクタとＰＭＯ８ＦＥＴのゲート領域が同
一のエピタキシャル層３で形成されてイルタめ、このエ
ピタキシャル層３のＮ型不純物濃度を高くすれば、バイ
ポーラトランジスタの耐圧が低下し、一方このエピタキ
シャル層３のＮ型不純物濃度を低くすれば、ＰＭＯ８Ｆ
ＥＴのパンチスルー耐圧が小さくなるという問題があっ
た。
例えば、エピタキシャル層３のＮ型不純物にリンを用い
る場合、バイポーラトランジスタのベース・コレクタ接
合耐圧を２５０ｖ以上とするためには、エピタキシャル
層３のリン濃度を１．２ Ｘ １０”ｍ−３以下としな
ければならない。しかしながら、リン濃度１ 、２ Ｘ
１０１５ｃｒｎ−”のエピタキシャル層３にＰＭＯ８
ＦＥＴを作った場合はパンチスルーを起す恐れがあり、
それを防止するためには、ゲート長を８〜９μｍ以上と
しなければならず、しかし、その方法では、面積占有率
が高くなるとともに、ＰＭＯ８ＦＥＴの電気的特性に重
大な影響を及ぼす。
る場合、バイポーラトランジスタのベース・コレクタ接
合耐圧を２５０ｖ以上とするためには、エピタキシャル
層３のリン濃度を１．２ Ｘ １０”ｍ−３以下としな
ければならない。しかしながら、リン濃度１ 、２ Ｘ
１０１５ｃｒｎ−”のエピタキシャル層３にＰＭＯ８
ＦＥＴを作った場合はパンチスルーを起す恐れがあり、
それを防止するためには、ゲート長を８〜９μｍ以上と
しなければならず、しかし、その方法では、面積占有率
が高くなるとともに、ＰＭＯ８ＦＥＴの電気的特性に重
大な影響を及ぼす。
（問題点を解決するための手段）
この発明は上記問題点を解決するため、半導体基板上に
、バイポーラトランジスタの耐圧で決定される不純物濃
度でエピタキシャル層を形成し、ソノ後エピタキシャル
層のＭＯＳ Ｆ’ＥＴ形成領域に選択的に不純物を追加
ドープする。
、バイポーラトランジスタの耐圧で決定される不純物濃
度でエピタキシャル層を形成し、ソノ後エピタキシャル
層のＭＯＳ Ｆ’ＥＴ形成領域に選択的に不純物を追加
ドープする。
（作用）
このようにすると、エピタキシャル層のＭＯ８ＦＥＴ形
成領域の不純物濃度が高くなる一方、エピタキシャル層
のバイポーラトランジスタ形成領域の不純物濃度は低く
でき、各領域はＭＯＳ ＦＥＴおよびバイポーラトラン
ジスタの各素子を形成するのに好適な不純物濃度となる
。
成領域の不純物濃度が高くなる一方、エピタキシャル層
のバイポーラトランジスタ形成領域の不純物濃度は低く
でき、各領域はＭＯＳ ＦＥＴおよびバイポーラトラン
ジスタの各素子を形成するのに好適な不純物濃度となる
。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
一実施例は、Ｐ型半導体基板上にＮ型エピタキシャル層
を形成する場合である。
を形成する場合である。
第１図（ａ）において、２１はＰ型半導体基板であり、
この半導体基板２１０表面の酸化膜２２に周知のホトリ
ソ技術により開口部２３を形成する。
この半導体基板２１０表面の酸化膜２２に周知のホトリ
ソ技術により開口部２３を形成する。
次に、基板２１上の全面にアンチモン・シリカフィルム
２４をコーティングした後、１２００’Ｃ，９時間の熱
処理を行うことにより、前記開口部２３に対応する基板
２１の表面部にアンチモン・シリカフィルム２４からの
不純物拡散にょシＮ＋埋込層２５を形成する。
２４をコーティングした後、１２００’Ｃ，９時間の熱
処理を行うことにより、前記開口部２３に対応する基板
２１の表面部にアンチモン・シリカフィルム２４からの
不純物拡散にょシＮ＋埋込層２５を形成する。
次に、アンチモン・シリカフィルム２４および酸化膜２
２を除去した後、ＳｉＣ／４ガスおよびＰ＆ガスを用い
て第１図（ｂ）に示すようにＮ型エピタキシャル層２６
を基板２１上に形成する。この時、バイポーラトランジ
スタの耐圧を考慮して、リン濃度（不純物濃度）は７
Ｘ １０” ｃｍ−３（低濃度）とする。
２を除去した後、ＳｉＣ／４ガスおよびＰ＆ガスを用い
て第１図（ｂ）に示すようにＮ型エピタキシャル層２６
を基板２１上に形成する。この時、バイポーラトランジ
スタの耐圧を考慮して、リン濃度（不純物濃度）は７
Ｘ １０” ｃｍ−３（低濃度）とする。
次に、同図に示すように７オトレジスト２７をエピタキ
シャル層２６上に塗布した後、このフォトレジスト２７
に、エピタキシャル層２６のＰＭＯ８ＰＥＴ形成領域上
にて開口部２８を形成する。しかる後、その開口部２８
を介してリンをイオンインプランテーション法にょシエ
ネルギー１００ＫＪＶ、ドーズ量５ Ｘ １０” ｃｍ
−”でエピタキシャル層２６にドープし、加えて１２０
０’ｃ、４時間のドライブインを行うことにより、第１
図（ａ）に示すようにエピタキシャル層２６のＰＭＯ８
ＦＥＴ 形成領域にリン拡散領域（リン高濃度領域）２
９を形成する。この工程後、フォトレジスト２７は除去
される。
シャル層２６上に塗布した後、このフォトレジスト２７
に、エピタキシャル層２６のＰＭＯ８ＰＥＴ形成領域上
にて開口部２８を形成する。しかる後、その開口部２８
を介してリンをイオンインプランテーション法にょシエ
ネルギー１００ＫＪＶ、ドーズ量５ Ｘ １０” ｃｍ
−”でエピタキシャル層２６にドープし、加えて１２０
０’ｃ、４時間のドライブインを行うことにより、第１
図（ａ）に示すようにエピタキシャル層２６のＰＭＯ８
ＦＥＴ 形成領域にリン拡散領域（リン高濃度領域）２
９を形成する。この工程後、フォトレジスト２７は除去
される。
その後は、エピタキシャル層２６内に従来工程と同一方
法で第１図（ｃ）に示すようにＰ＋アイソレーション領
域３０を形成す仝ことにより、このエピタキシャル層２
６を、前記リン拡散領域２９を有するＰＭＯ８ＦＥＴ形
成領域２６ａと、下部にＮ＋埋込層２５を有するバイポ
ーラトランジスタ形成領域２６ｂとに絶縁分離する。そ
して、リン低濃度のバイポーラトランジスタ形成領域２
６ｂには第１図（ｄ）に示すようにＮＰＮバイポーラト
ランジスタのＰ＋ベース領域３１、Ｎ十エミッタ領域３
２およびＮ＋コレクタ・コンタクト領域３３を形成し、
他方、ＰＭＯ８ＦＥＴ形成領域２６ａ、特にリン高濃度
のリン拡散領域２９には、内部にＰＭＯ８ＦＥＴのソー
ス・ドレイン領域３４、表面上には同ＭＯ８ＦＥＴのゲ
ート絶縁膜３５およびゲート電極３６を形成する。
法で第１図（ｃ）に示すようにＰ＋アイソレーション領
域３０を形成す仝ことにより、このエピタキシャル層２
６を、前記リン拡散領域２９を有するＰＭＯ８ＦＥＴ形
成領域２６ａと、下部にＮ＋埋込層２５を有するバイポ
ーラトランジスタ形成領域２６ｂとに絶縁分離する。そ
して、リン低濃度のバイポーラトランジスタ形成領域２
６ｂには第１図（ｄ）に示すようにＮＰＮバイポーラト
ランジスタのＰ＋ベース領域３１、Ｎ十エミッタ領域３
２およびＮ＋コレクタ・コンタクト領域３３を形成し、
他方、ＰＭＯ８ＦＥＴ形成領域２６ａ、特にリン高濃度
のリン拡散領域２９には、内部にＰＭＯ８ＦＥＴのソー
ス・ドレイン領域３４、表面上には同ＭＯ８ＦＥＴのゲ
ート絶縁膜３５およびゲート電極３６を形成する。
なお、第１図（ｄ）の■−■線断面における不純物濃度
分布を第３図に示す。この図において、曲線（ＵＰＭＯ
８ＦＥＴのソース−ドレイン領域３４のボロンの濃度分
布を示す。また、曲線口の範囲Ａはリン拡散領域２９の
リンの濃度分布、同曲線口の範囲Ｂは、リン拡散領域２
９より深い部分のエピタキシャル層２６のリン濃度分布
を示す。さらに、曲線ハはＰ型半導体基板２１のＰ型不
純物の濃度分布を示す。
分布を第３図に示す。この図において、曲線（ＵＰＭＯ
８ＦＥＴのソース−ドレイン領域３４のボロンの濃度分
布を示す。また、曲線口の範囲Ａはリン拡散領域２９の
リンの濃度分布、同曲線口の範囲Ｂは、リン拡散領域２
９より深い部分のエピタキシャル層２６のリン濃度分布
を示す。さらに、曲線ハはＰ型半導体基板２１のＰ型不
純物の濃度分布を示す。
（発明の効果）
以上詳述したように、この発明の方法によれば、バイポ
ーラトランジスタの耐圧で決定される不純物濃度でエピ
タキシャル層を形成した後、エピタキシャル層のＭＯＳ
ＦＥＴ形成領域に選択的に不純物を追加ドープするこ
とにより、エピタキシャル層のＭＯＳ ＦＥＴ形成領域
の不純物濃度を高くできル一方、エピタキシャル層のバ
イポーラトランジスタ形成領域の不純物濃度は低くでき
る。したがって、それぞれの領域にＭＯＳ ＦＥＴおよ
びバイポーラトランジスタの各素子を形成することによ
り、この場合は、バイポーラトランジスタの耐圧を高く
することができると同時に、ＭＯＳ ＦＥＴのパンチス
ルー耐圧を大きくすることができる。例えば、一実施例
の第３図のような濃度プロファイルを持つ装置によれば
、バイポーラトランジスタのコレクタ・ペース接合耐圧
は３００Ｖ以上となり、かつＰＭＯ８ＦＥＴのパンチス
ルー耐圧はソース・ドレイン耐圧より大きくなって、パ
ンチスルー現象を生じなかった。
ーラトランジスタの耐圧で決定される不純物濃度でエピ
タキシャル層を形成した後、エピタキシャル層のＭＯＳ
ＦＥＴ形成領域に選択的に不純物を追加ドープするこ
とにより、エピタキシャル層のＭＯＳ ＦＥＴ形成領域
の不純物濃度を高くできル一方、エピタキシャル層のバ
イポーラトランジスタ形成領域の不純物濃度は低くでき
る。したがって、それぞれの領域にＭＯＳ ＦＥＴおよ
びバイポーラトランジスタの各素子を形成することによ
り、この場合は、バイポーラトランジスタの耐圧を高く
することができると同時に、ＭＯＳ ＦＥＴのパンチス
ルー耐圧を大きくすることができる。例えば、一実施例
の第３図のような濃度プロファイルを持つ装置によれば
、バイポーラトランジスタのコレクタ・ペース接合耐圧
は３００Ｖ以上となり、かつＰＭＯ８ＦＥＴのパンチス
ルー耐圧はソース・ドレイン耐圧より大きくなって、パ
ンチスルー現象を生じなかった。
第１図はこの発明の半導体集積回路装置の製造方法の一
実施例を示す断面図、第２図は従来のＢｉ−ＭＯ８集積
回路装置の要部の構造断面図、第３図は第１図（ｄ）の
■−■線断面における不純物濃度分布図である。 ２１・・・Ｐ型半導体基板、２６・・・Ｎ型エピタキシ
ャル層、２７・・・フォトレジスト、２８・・・開口部
、２９・・・リン拡散領域、２６ａ・・・ＰＭＯ８ＦＥ
Ｔ形成領域、２６ｂ・・・バイポーラトランジスタ形成
領域。 八−さ
実施例を示す断面図、第２図は従来のＢｉ−ＭＯ８集積
回路装置の要部の構造断面図、第３図は第１図（ｄ）の
■−■線断面における不純物濃度分布図である。 ２１・・・Ｐ型半導体基板、２６・・・Ｎ型エピタキシ
ャル層、２７・・・フォトレジスト、２８・・・開口部
、２９・・・リン拡散領域、２６ａ・・・ＰＭＯ８ＦＥ
Ｔ形成領域、２６ｂ・・・バイポーラトランジスタ形成
領域。 八−さ
Claims (1)
- 半導体基板上にエピタキシャル層を成長させ、このエ
ピタキシャル層にバイポーラトランジスタとＭＯＳＦＥ
Ｔの両方を互いに絶縁分離して形成するようにした半導
体集積回路装置の製造方法において、前記基板上に前記
バイポーラトランジスタの耐圧で決定される不純物濃度
でエピタキシャル層を形成する工程と、そのエピタキシ
ャル層のＭＯＳＦＥＴ形成領域に選択的に不純物をドー
プしてその領域の不純物濃度を高める工程とを具備して
なる半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185685A JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185685A JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182253A true JPS61182253A (ja) | 1986-08-14 |
Family
ID=12066756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185685A Pending JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-08 JP JP2185685A patent/JPS61182253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
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