JPS61182253A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS61182253A JPS61182253A JP2185685A JP2185685A JPS61182253A JP S61182253 A JPS61182253 A JP S61182253A JP 2185685 A JP2185685 A JP 2185685A JP 2185685 A JP2185685 A JP 2185685A JP S61182253 A JPS61182253 A JP S61182253A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- epitaxial layer
- layer
- region
- withstand voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は半導体集積回路装置の製造方法、特にバイポ
ーラトランジスタとMOS FETが混在するBi−M
O8集積回路装置の製造方法に関する。
ーラトランジスタとMOS FETが混在するBi−M
O8集積回路装置の製造方法に関する。
(従来の技術)
第2図は、昭和58年度電子通信学会半導体・材料部門
全国大会257に示されるような従来のBi−MO8集
積回路装置のPMO8PET と縦形NPNバイポーラ
トランジスタの領域の断面構造図である。この図におい
て、1はP型半導体基板、2はN+埋込層、3はN型エ
ピタキシャル層、4はP+アイソレーション領域、5は
NPNバイポーラトランジスタのP子ベース領域、6は
同トランジスタのN+エミッタ領域、7は同トランジス
タのN+コレクタ・コンタクト領域、8はPMO8FE
Tのドレイン領域、9は同MO8FETのソース領域、
10は同MO8FETのゲート絶縁膜、11は同MO8
FETのゲート電極である。
全国大会257に示されるような従来のBi−MO8集
積回路装置のPMO8PET と縦形NPNバイポーラ
トランジスタの領域の断面構造図である。この図におい
て、1はP型半導体基板、2はN+埋込層、3はN型エ
ピタキシャル層、4はP+アイソレーション領域、5は
NPNバイポーラトランジスタのP子ベース領域、6は
同トランジスタのN+エミッタ領域、7は同トランジス
タのN+コレクタ・コンタクト領域、8はPMO8FE
Tのドレイン領域、9は同MO8FETのソース領域、
10は同MO8FETのゲート絶縁膜、11は同MO8
FETのゲート電極である。
(発明が解決しようとする問題点)
しかしながら、この構造においては、ノ(イボーラトラ
ンジスタのコレクタとPMO8FETのゲート領域が同
一のエピタキシャル層3で形成されてイルタめ、このエ
ピタキシャル層3のN型不純物濃度を高くすれば、バイ
ポーラトランジスタの耐圧が低下し、一方このエピタキ
シャル層3のN型不純物濃度を低くすれば、PMO8F
ETのパンチスルー耐圧が小さくなるという問題があっ
た。
ンジスタのコレクタとPMO8FETのゲート領域が同
一のエピタキシャル層3で形成されてイルタめ、このエ
ピタキシャル層3のN型不純物濃度を高くすれば、バイ
ポーラトランジスタの耐圧が低下し、一方このエピタキ
シャル層3のN型不純物濃度を低くすれば、PMO8F
ETのパンチスルー耐圧が小さくなるという問題があっ
た。
例えば、エピタキシャル層3のN型不純物にリンを用い
る場合、バイポーラトランジスタのベース・コレクタ接
合耐圧を250v以上とするためには、エピタキシャル
層3のリン濃度を1.2 X 10”m−3以下としな
ければならない。しかしながら、リン濃度1 、2 X
1015crn−”のエピタキシャル層3にPMO8
FETを作った場合はパンチスルーを起す恐れがあり、
それを防止するためには、ゲート長を8〜9μm以上と
しなければならず、しかし、その方法では、面積占有率
が高くなるとともに、PMO8FETの電気的特性に重
大な影響を及ぼす。
る場合、バイポーラトランジスタのベース・コレクタ接
合耐圧を250v以上とするためには、エピタキシャル
層3のリン濃度を1.2 X 10”m−3以下としな
ければならない。しかしながら、リン濃度1 、2 X
1015crn−”のエピタキシャル層3にPMO8
FETを作った場合はパンチスルーを起す恐れがあり、
それを防止するためには、ゲート長を8〜9μm以上と
しなければならず、しかし、その方法では、面積占有率
が高くなるとともに、PMO8FETの電気的特性に重
大な影響を及ぼす。
(問題点を解決するための手段)
この発明は上記問題点を解決するため、半導体基板上に
、バイポーラトランジスタの耐圧で決定される不純物濃
度でエピタキシャル層を形成し、ソノ後エピタキシャル
層のMOS F’ET形成領域に選択的に不純物を追加
ドープする。
、バイポーラトランジスタの耐圧で決定される不純物濃
度でエピタキシャル層を形成し、ソノ後エピタキシャル
層のMOS F’ET形成領域に選択的に不純物を追加
ドープする。
(作用)
このようにすると、エピタキシャル層のMO8FET形
成領域の不純物濃度が高くなる一方、エピタキシャル層
のバイポーラトランジスタ形成領域の不純物濃度は低く
でき、各領域はMOS FETおよびバイポーラトラン
ジスタの各素子を形成するのに好適な不純物濃度となる
。
成領域の不純物濃度が高くなる一方、エピタキシャル層
のバイポーラトランジスタ形成領域の不純物濃度は低く
でき、各領域はMOS FETおよびバイポーラトラン
ジスタの各素子を形成するのに好適な不純物濃度となる
。
(実施例)
以下この発明の一実施例を第1図を参照して説明する。
一実施例は、P型半導体基板上にN型エピタキシャル層
を形成する場合である。
を形成する場合である。
第1図(a)において、21はP型半導体基板であり、
この半導体基板210表面の酸化膜22に周知のホトリ
ソ技術により開口部23を形成する。
この半導体基板210表面の酸化膜22に周知のホトリ
ソ技術により開口部23を形成する。
次に、基板21上の全面にアンチモン・シリカフィルム
24をコーティングした後、1200’C,9時間の熱
処理を行うことにより、前記開口部23に対応する基板
21の表面部にアンチモン・シリカフィルム24からの
不純物拡散にょシN+埋込層25を形成する。
24をコーティングした後、1200’C,9時間の熱
処理を行うことにより、前記開口部23に対応する基板
21の表面部にアンチモン・シリカフィルム24からの
不純物拡散にょシN+埋込層25を形成する。
次に、アンチモン・シリカフィルム24および酸化膜2
2を除去した後、SiC/4ガスおよびP&ガスを用い
て第1図(b)に示すようにN型エピタキシャル層26
を基板21上に形成する。この時、バイポーラトランジ
スタの耐圧を考慮して、リン濃度(不純物濃度)は7
X 10” cm−3(低濃度)とする。
2を除去した後、SiC/4ガスおよびP&ガスを用い
て第1図(b)に示すようにN型エピタキシャル層26
を基板21上に形成する。この時、バイポーラトランジ
スタの耐圧を考慮して、リン濃度(不純物濃度)は7
X 10” cm−3(低濃度)とする。
次に、同図に示すように7オトレジスト27をエピタキ
シャル層26上に塗布した後、このフォトレジスト27
に、エピタキシャル層26のPMO8PET形成領域上
にて開口部28を形成する。しかる後、その開口部28
を介してリンをイオンインプランテーション法にょシエ
ネルギー100KJV、ドーズ量5 X 10” cm
−”でエピタキシャル層26にドープし、加えて120
0’c、4時間のドライブインを行うことにより、第1
図(a)に示すようにエピタキシャル層26のPMO8
FET 形成領域にリン拡散領域(リン高濃度領域)2
9を形成する。この工程後、フォトレジスト27は除去
される。
シャル層26上に塗布した後、このフォトレジスト27
に、エピタキシャル層26のPMO8PET形成領域上
にて開口部28を形成する。しかる後、その開口部28
を介してリンをイオンインプランテーション法にょシエ
ネルギー100KJV、ドーズ量5 X 10” cm
−”でエピタキシャル層26にドープし、加えて120
0’c、4時間のドライブインを行うことにより、第1
図(a)に示すようにエピタキシャル層26のPMO8
FET 形成領域にリン拡散領域(リン高濃度領域)2
9を形成する。この工程後、フォトレジスト27は除去
される。
その後は、エピタキシャル層26内に従来工程と同一方
法で第1図(c)に示すようにP+アイソレーション領
域30を形成す仝ことにより、このエピタキシャル層2
6を、前記リン拡散領域29を有するPMO8FET形
成領域26aと、下部にN+埋込層25を有するバイポ
ーラトランジスタ形成領域26bとに絶縁分離する。そ
して、リン低濃度のバイポーラトランジスタ形成領域2
6bには第1図(d)に示すようにNPNバイポーラト
ランジスタのP+ベース領域31、N十エミッタ領域3
2およびN+コレクタ・コンタクト領域33を形成し、
他方、PMO8FET形成領域26a、特にリン高濃度
のリン拡散領域29には、内部にPMO8FETのソー
ス・ドレイン領域34、表面上には同MO8FETのゲ
ート絶縁膜35およびゲート電極36を形成する。
法で第1図(c)に示すようにP+アイソレーション領
域30を形成す仝ことにより、このエピタキシャル層2
6を、前記リン拡散領域29を有するPMO8FET形
成領域26aと、下部にN+埋込層25を有するバイポ
ーラトランジスタ形成領域26bとに絶縁分離する。そ
して、リン低濃度のバイポーラトランジスタ形成領域2
6bには第1図(d)に示すようにNPNバイポーラト
ランジスタのP+ベース領域31、N十エミッタ領域3
2およびN+コレクタ・コンタクト領域33を形成し、
他方、PMO8FET形成領域26a、特にリン高濃度
のリン拡散領域29には、内部にPMO8FETのソー
ス・ドレイン領域34、表面上には同MO8FETのゲ
ート絶縁膜35およびゲート電極36を形成する。
なお、第1図(d)の■−■線断面における不純物濃度
分布を第3図に示す。この図において、曲線(UPMO
8FETのソース−ドレイン領域34のボロンの濃度分
布を示す。また、曲線口の範囲Aはリン拡散領域29の
リンの濃度分布、同曲線口の範囲Bは、リン拡散領域2
9より深い部分のエピタキシャル層26のリン濃度分布
を示す。さらに、曲線ハはP型半導体基板21のP型不
純物の濃度分布を示す。
分布を第3図に示す。この図において、曲線(UPMO
8FETのソース−ドレイン領域34のボロンの濃度分
布を示す。また、曲線口の範囲Aはリン拡散領域29の
リンの濃度分布、同曲線口の範囲Bは、リン拡散領域2
9より深い部分のエピタキシャル層26のリン濃度分布
を示す。さらに、曲線ハはP型半導体基板21のP型不
純物の濃度分布を示す。
(発明の効果)
以上詳述したように、この発明の方法によれば、バイポ
ーラトランジスタの耐圧で決定される不純物濃度でエピ
タキシャル層を形成した後、エピタキシャル層のMOS
FET形成領域に選択的に不純物を追加ドープするこ
とにより、エピタキシャル層のMOS FET形成領域
の不純物濃度を高くできル一方、エピタキシャル層のバ
イポーラトランジスタ形成領域の不純物濃度は低くでき
る。したがって、それぞれの領域にMOS FETおよ
びバイポーラトランジスタの各素子を形成することによ
り、この場合は、バイポーラトランジスタの耐圧を高く
することができると同時に、MOS FETのパンチス
ルー耐圧を大きくすることができる。例えば、一実施例
の第3図のような濃度プロファイルを持つ装置によれば
、バイポーラトランジスタのコレクタ・ペース接合耐圧
は300V以上となり、かつPMO8FETのパンチス
ルー耐圧はソース・ドレイン耐圧より大きくなって、パ
ンチスルー現象を生じなかった。
ーラトランジスタの耐圧で決定される不純物濃度でエピ
タキシャル層を形成した後、エピタキシャル層のMOS
FET形成領域に選択的に不純物を追加ドープするこ
とにより、エピタキシャル層のMOS FET形成領域
の不純物濃度を高くできル一方、エピタキシャル層のバ
イポーラトランジスタ形成領域の不純物濃度は低くでき
る。したがって、それぞれの領域にMOS FETおよ
びバイポーラトランジスタの各素子を形成することによ
り、この場合は、バイポーラトランジスタの耐圧を高く
することができると同時に、MOS FETのパンチス
ルー耐圧を大きくすることができる。例えば、一実施例
の第3図のような濃度プロファイルを持つ装置によれば
、バイポーラトランジスタのコレクタ・ペース接合耐圧
は300V以上となり、かつPMO8FETのパンチス
ルー耐圧はソース・ドレイン耐圧より大きくなって、パ
ンチスルー現象を生じなかった。
第1図はこの発明の半導体集積回路装置の製造方法の一
実施例を示す断面図、第2図は従来のBi−MO8集積
回路装置の要部の構造断面図、第3図は第1図(d)の
■−■線断面における不純物濃度分布図である。 21・・・P型半導体基板、26・・・N型エピタキシ
ャル層、27・・・フォトレジスト、28・・・開口部
、29・・・リン拡散領域、26a・・・PMO8FE
T形成領域、26b・・・バイポーラトランジスタ形成
領域。 八−さ
実施例を示す断面図、第2図は従来のBi−MO8集積
回路装置の要部の構造断面図、第3図は第1図(d)の
■−■線断面における不純物濃度分布図である。 21・・・P型半導体基板、26・・・N型エピタキシ
ャル層、27・・・フォトレジスト、28・・・開口部
、29・・・リン拡散領域、26a・・・PMO8FE
T形成領域、26b・・・バイポーラトランジスタ形成
領域。 八−さ
Claims (1)
- 半導体基板上にエピタキシャル層を成長させ、このエ
ピタキシャル層にバイポーラトランジスタとMOSFE
Tの両方を互いに絶縁分離して形成するようにした半導
体集積回路装置の製造方法において、前記基板上に前記
バイポーラトランジスタの耐圧で決定される不純物濃度
でエピタキシャル層を形成する工程と、そのエピタキシ
ャル層のMOSFET形成領域に選択的に不純物をドー
プしてその領域の不純物濃度を高める工程とを具備して
なる半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2185685A JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2185685A JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61182253A true JPS61182253A (ja) | 1986-08-14 |
Family
ID=12066756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2185685A Pending JPS61182253A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61182253A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-08 JP JP2185685A patent/JPS61182253A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4546536A (en) | Fabrication methods for high performance lateral bipolar transistors | |
US4583106A (en) | Fabrication methods for high performance lateral bipolar transistors | |
US4492008A (en) | Methods for making high performance lateral bipolar transistors | |
JPH05347383A (ja) | 集積回路の製法 | |
KR930010094B1 (ko) | 반도체장치와 그 제조방법 | |
JPH08227897A (ja) | 半導体装置およびその製法 | |
JPS61182253A (ja) | 半導体集積回路装置の製造方法 | |
JP2982420B2 (ja) | 半導体集積回路装置 | |
JP3327658B2 (ja) | 縦型バイポーラトランジスタの製造方法 | |
JP2890509B2 (ja) | 半導体装置の製造方法 | |
JPH1126769A (ja) | N型mosfet及びその製造方法 | |
JPH07273127A (ja) | 半導体装置 | |
JP2571449B2 (ja) | バイポーラicの製造方法 | |
JPH09275154A (ja) | 半導体装置及びその製造方法 | |
KR0151122B1 (ko) | 바이폴라소자의 제조방법 | |
JPH05109745A (ja) | 半導体装置 | |
JPH07335662A (ja) | 半導体装置およびその製造方法 | |
JPH05129535A (ja) | 半導体集積回路とその製造方法 | |
JPS63144567A (ja) | 半導体装置の製造方法 | |
JPS63164356A (ja) | 半導体集積回路の製造方法 | |
JPH05109744A (ja) | 半導体装置 | |
JPH02152240A (ja) | 半導体装置の製造方法 | |
JPH07135315A (ja) | 半導体装置 | |
JPH04256355A (ja) | 半導体装置 | |
JP2001308104A (ja) | 半導体装置及びその製造方法 |