JPS6117201B2 - - Google Patents
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- Electric Propulsion And Braking For Vehicles (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
本発明は自動列車制御装置に係り、特に故障発
生時にフエイルセーフに動作するようにした二重
系構成の自動列車制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an automatic train control system, and more particularly to an automatic train control system with a dual system configuration that operates fail-safely in the event of a failure.
第１図は自動列車制御装置（以下ATC装置と
記す）の従来の速度照査部の構成を示す図で、速
度発電機１よりの列車速度信号がATC受信器３
よりの速度制限信号よりも大きくなつた時に、ブ
レーキ指令リレーBRを釈放し、ブレーキ指令を
出力する回路である。この回路は以下の詳細説明
で明らかなように、最近ではフエイルセーフ化が
図られている。 Fig. 1 is a diagram showing the configuration of a conventional speed checking section of an automatic train control device (hereinafter referred to as ATC device), in which a train speed signal from a speed generator 1 is sent to an ATC receiver 3.
This circuit releases the brake command relay BR and outputs a brake command when the speed limit signal exceeds the speed limit signal. As will be clear from the detailed description below, this circuit has recently been made fail-safe.
第１図において、速度発電機１よりも速度信号
は、波形整形回路６を経由してブレーキ比較器１
１にｆvとして入力される。波形整形回路６は、
フエイルセーフ化のため、通常列車が停止してい
る時でも、速度発電機１の出力巻線に断線故障が
ない時にはその出力ｆvが一定周波数以上となる
ような、発振形の回路で構成されている。ブレー
キ比較器１１のもう一方の入力、すなわちATC
速度制限信号ｆpは、ATC受信器３の制限信号を
入力とするATC速度パターン発生回路８より与
えられる。 In FIG. 1, the speed signal from the speed generator 1 is transmitted to the brake comparator 1 via the waveform shaping circuit 6.
1 as fv . The waveform shaping circuit 6 is
For fail-safe purposes, it is constructed of an oscillation type circuit that allows the output fv to exceed a certain frequency even when the train is stopped, as long as there is no disconnection failure in the output winding of the speed generator 1. There is. The other input of the brake comparator 11, i.e. ATC
The speed limit signal f p is provided by an ATC speed pattern generation circuit 8 which receives the limit signal from the ATC receiver 3 as input.
基準発振器５の出力F0は、車輪径補正スイツ
チ２の指令を受けて動作する車輪径補正回路７で
車輪径に逆比例した基準速度信号f1に変換され
る。この信号f1は、ATC速度パターン発生回路８
で、ATC受信器３の制限信号により分周されて
ｆpとして比較器１１に入力される。 The output F 0 of the reference oscillator 5 is converted into a reference speed signal f 1 inversely proportional to the wheel diameter by a wheel diameter correction circuit 7 which operates in response to a command from the wheel diameter correction switch 2 . This signal f1 is the ATC speed pattern generation circuit 8.
Then, the frequency is divided by the limit signal of the ATC receiver 3 and inputted to the comparator 11 as f p .
ブレーキ比較器１１はｆv＜ｆpの時、出力側に
交番信号を出力する。この交番信号と、断線検知
比較器１３の出力と、故障検知回路１４の出力と
は、交流アンド回路１５で交流的な論理積がとら
れる。すなわち、アンド回路１５の出力は、ｆv
＜ｆp（f2に交番信号）、速度発電機１の巻線に断
線故障なし（f3に交番信号）、かつ速度照査部の
演算回路に故障なし（f4に交番信号）の条件でf5
が交番信号となるように構成され、これは交流増
幅器１６で増幅されてブレーキ指令リレーBRを
動作（ブレーキをかけない）させる。 The brake comparator 11 outputs an alternating signal to the output side when f v <f p . This alternating signal, the output of the disconnection detection comparator 13, and the output of the failure detection circuit 14 are subjected to an alternating-current logical product in an alternating-current AND circuit 15. That is, the output of the AND circuit 15 is f v
<f p (alternative signal at f2 ), there is no disconnection failure in the winding of speed generator 1 (alternative signal at f3 ), and there is no failure in the arithmetic circuit of the speed checking section (alternative signal at f4 ). f 5
is configured to be an alternating signal, which is amplified by an AC amplifier 16 and causes the brake command relay BR to operate (not apply the brake).
断線検知比較器１３は、基準速度信号f1を入力
として動作する断線検知パターン発生回路１０の
出力ｆxと、前記速度信号ｆvとの両者とを比較
し、ｆx＜ｆvの時に交番出力f3を発生する。 The disconnection detection comparator 13 compares the output f x of the disconnection detection pattern generation circuit 10 that operates with the reference speed signal f 1 as input and the speed signal f v , and performs an alternating operation when f x < f v . Generates output f 3 .
分周動作をする車輪径補正回路７、ATC速度
パターン発生回路８、断線検知パターン発生回路
１０等の分周率を指定する値にはパリテイビツト
が付加されており、故障検知回路１４はパリテイ
チエツクにより分周率の誤り検知を行なうととも
に、各比較器の比較動作モードが正常でない時に
もこれを判別し、交番出力f4を停止するごとく構
成されている。 A parity bit is added to the value specifying the frequency division ratio of the wheel diameter correction circuit 7, ATC speed pattern generation circuit 8, disconnection detection pattern generation circuit 10, etc. that perform frequency division operations, and the failure detection circuit 14 performs a parity check. In addition to detecting an error in the frequency dividing ratio, it is also configured to determine when the comparison operation mode of each comparator is not normal, and to stop the alternating output f4 .
上記のように、速度照査部ではその故障時には
ブレーキ出力するようなフエイルセーフ化が図ら
れている。 As mentioned above, the speed checking section is designed to be fail-safe by outputting a brake in the event of a failure.
第２図は、従来の二重系構成をとつたACT装
置の全体構成図で、簡略化して示した速度照査部
３００，３０１が二重化されている。この系では
列車速度信号ｆvがATC速度制限信号ｆpより大
きくなつた時、すなわち列車が制限速度をこえた
時、両速度照査部３００，３０１内のブレーキ指
令リレーBR１，BR２がともに釈放し、ブレーキ
出力リレーFBRを釈放させることによつて、車
体側へブレーキ出力する。ところで、第２図の構
成では、ブレーキ指令リレーBR１，BR２のいず
れかが釈放するとブレーキ出力となる。従つて、
いずれかの速度照査部に故障が生じ、第１図で説
明したようなフエイルセーフ機能によつてその系
のブレーキ指令リレーが釈放するとブレーキ出力
となるから、何らかの方法でこの故障系を切放す
必要があり、その動作を以下に説明する。 FIG. 2 is an overall configuration diagram of a conventional ACT device having a dual system configuration, in which speed check sections 300 and 301, which are shown in a simplified manner, are duplicated. In this system, when the train speed signal f v becomes larger than the ATC speed limit signal f p , that is, when the train exceeds the speed limit, brake command relays BR1 and BR2 in both speed checking sections 300 and 301 are both released. , by releasing the brake output relay FBR, a brake is output to the vehicle body. By the way, in the configuration shown in FIG. 2, when either brake command relay BR1 or BR2 is released, a brake output is generated. Therefore,
If a failure occurs in one of the speed checking sections and the brake command relay of that system is released by the fail-safe function as explained in Figure 1, the brake output will occur, so it is necessary to disconnect this faulty system in some way. There is, and its operation is explained below.
今、速度照査部３００，３０１をそれぞれ１
系、２系と呼ぶことにし、１系に故障が生じたと
する。そうするとブレーキ指令リレーBR１は釈
放、ブレーキ指令リレーBR２は動作（車速は
ATC制限速度をこえていないとする）であるか
ら、これらのリレーBR１，BR２の接点で構成さ
れる排他的論理和回路３９が導通状態となり、限
時装置３１の経時後、不一致検知リレーSARが
動作する。そうすると第２図の破線の径路を経
て、０Km／ｈ強制同期指令線３８が加圧され、２
系のATC制限速度を強制的に０Km／ｈとする。
そうすると２系ではｆv＞ｆp（＝０Km／ｈ）を検
知するから２系のブレーキ指令BR２が釈放さ
れ、第２図の一点鎖線の径路を経て１系故障切放
リレーXR１が動作し、その結果２点鎖線の径路
によりリレーXR１が自己保持される。そうする
と、ブレーキ出力リレーFBRを異常釈放させた
ブレーキ指令リレーBR１のａ接点（リレーFBR
に直列に入つている）をリレーXR１のａ接点で
短絡すると同時に、リレーXR１のｂ接点がオフ
することにより不一致検出リレーSARの電源が
しや断されてリレーSARのａ接点がオフし、強
制同期指令線３８の加圧が解除され、２系のブレ
ーキ指令リレーBR２は動作状態に戻る。したが
つて、１系は切放され（リレーBR１の出力接点
短絡）、２系の出力によつて列車は正常に運転さ
れる。 Now, set the speed checking parts 300 and 301 to 1 each.
We will call them system 2 and system 2, and assume that a failure occurs in system 1. Then, brake command relay BR1 is released and brake command relay BR2 is activated (vehicle speed is
(assuming that the ATC speed limit is not exceeded), the exclusive OR circuit 39 made up of the contacts of these relays BR1 and BR2 becomes conductive, and after the time limit device 31 has elapsed, the discrepancy detection relay SAR operates. do. Then, the 0 km/h forced synchronization command line 38 is pressurized through the path indicated by the broken line in Figure 2, and the 0 km/h forced synchronization command line 38 is pressurized.
Force the system's ATC speed limit to 0 km/h.
Then, the 2nd system detects f v > f p (=0 Km/h), so the 2nd system's brake command BR2 is released, and the 1st system failure disconnection relay XR1 operates via the path indicated by the dashed-dotted line in Figure 2. As a result, relay XR1 is self-held by the path indicated by the two-dot chain line. Then, the a contact of brake command relay BR1 (relay FBR
(connected in series with the relay) is short-circuited with the a contact of relay XR1, and at the same time the b contact of relay Pressurization of the synchronization command line 38 is released, and the brake command relay BR2 of the second system returns to the operating state. Therefore, the 1st system is disconnected (the output contacts of relay BR1 are short-circuited), and the train is operated normally by the output of the 2nd system.
次に、逆に、１系が正常にブレーキ指令を出力
し（列車速度がATC制限速度をこえている）、２
系は故障のためブレーキ指令を出力していない場
合を考える。この場合にはブレーキ出力リレー
FBRは釈放され、ブレーキ出力となるが、ブレ
ーキ出力がアンド構成になつているときには切放
しが必要であり、また第２図のオア構成でも故障
表示を行ない保守を行なうために切離し動作が次
のように行なわれる。 Next, conversely, the 1st system outputs the brake command normally (the train speed exceeds the ATC speed limit), and the 2nd system outputs the brake command normally (the train speed exceeds the ATC speed limit).
Consider a case where the system is not outputting a brake command due to a failure. In this case the brake output relay
The FBR is released and becomes the brake output, but when the brake output is in the AND configuration, it must be disconnected.Also, even in the OR configuration shown in Figure 2, the disconnection operation is as follows in order to display a failure and perform maintenance. It will be held in
まず前記の場合と同様に、ブレーキ指令リレー
BR１の釈放により２系の０Km／ｈ強制同期指令
線３８が加圧される。しかし２系は故障のためブ
レーキ出力しない。この状態が継続すると第２図
の細線で示す径路を経て限時装置３２の経時後、
２系故障切放しリレーXR２が動作し、自己保持
状態となる。これにより不一致検知リレーSAR
の加圧回路をしや断して２系の切放しが完了す
る。 First, as in the previous case, brake command relay
By releasing BR1, the 0 km/h forced synchronization command line 38 of system 2 is pressurized. However, the 2nd system is malfunctioning and does not output brakes. If this state continues, the timer 32 passes through the path shown by the thin line in FIG.
System 2 failure disconnection relay XR2 operates and enters a self-holding state. This allows the discrepancy detection relay SAR
The pressure circuit of 2 is cut off to complete the disconnection of the 2nd system.
以上、要約すれば、２重系の２つのブレーキ指
令に不一致が生じた時には、ブレーキ指令を出力
した系より他系へ０Km／ｈ強制同期指令を送出
し、この他系がブレーキ指令を出した場合はブレ
ーキ指令を出力した方が故障であるとしてこれを
切放し、上記他系がブレーキ指令を出力しない時
は上記他系が故障であるとしてこれを切放すもの
で、このようにして二重系ATC装置はシステム
タウンを避けている。 In summary, when there is a mismatch between two brake commands in a dual system, the system that outputs the brake command sends a 0 km/h forced synchronization command to the other system, and this other system issues the brake command. In this case, the system that outputs the brake command is considered to be at fault and disconnected, and when the other system does not output the brake command, the other system is considered to be at fault and disconnected. ATC equipment avoids system towns.
以上のように、従来の二重系ATC装置は、三
重系のものと同様なシステム信頼性を有するよう
に見えるが、これには以下に示すような欠点があ
る。 As described above, the conventional dual-system ATC device appears to have similar system reliability to the triple-system one, but it has the following drawbacks.
その１つは、速度発電機１の出力巻線あるいは
波形整形回路６の入力側で短絡またはレアシヨー
トが起つた時にフエイルアウト動作を行なう可能
性があることである。 One of them is that a failout operation may occur when a short circuit or short circuit occurs on the output winding of the speed generator 1 or on the input side of the waveform shaping circuit 6.
第３図は発振形の波形整形回路６の回路図であ
り、第４図はその動作波形を示す図で、波形ａは
トランジスタTr１のエミツタと接地間の波形で
ある。列車が停止している時でも、ＲとＣで決ま
る時定数によりＣの電圧が上昇し、速度発電機１
の巻線を経由してトランジスタTr１のエミツタ
にフイードバツクされ、トランジスタTr１がオ
ンし、続いてトランジスタTr２がオンして出力
側ｆvに波形ｂのような波形を生ずる。この時の
出力周波数は通常３Km／ｈ相当程度になるように
Ｃ，Ｒが設定されている。この周波数を前記のご
とく、１Km／ｈ程度の基準周波数と比較すること
によつて、速度発電機１の巻線の断線を監視して
いる。 FIG. 3 is a circuit diagram of the oscillation type waveform shaping circuit 6, and FIG. 4 is a diagram showing its operating waveforms. Waveform a is a waveform between the emitter of transistor Tr1 and ground. Even when the train is stopped, the voltage of C increases due to the time constant determined by R and C, and the speed generator 1
The signal is fed back to the emitter of the transistor Tr1 via the winding of the transistor Tr1, and the transistor Tr1 is turned on, and then the transistor Tr2 is turned on, producing a waveform like waveform b on the output side fv . C and R are set so that the output frequency at this time is usually about 3 km/h. As mentioned above, by comparing this frequency with a reference frequency of about 1 km/h, disconnection of the winding of the speed generator 1 is monitored.
このような波形整形回路によりフエイルセーフ
化をはかつているのであるが、この回路構成によ
ると、第３図のCH１とCH２間、あるいはCH２
とCH３間で短絡が生じても何ら出力周波数には
影響しない。そこで今、２系にこのような故障が
あり、１系は正常状態にあつたとする。この時列
車速度がATC制限速度をこえると、２系は列車
速度停止時の速度信号（約３Km／ｈ）のままであ
るからブレーキ指令リレーBR２は動作状態を維
持し、ブレーキ指令リレーBR１のみが釈放され
る。従つて２系へ強制同期信号０Km／ｈが入力さ
れ、２系では３Km／ｈ＞０Km／ｈゆえに２系もブ
レーキ指令を出力する。従つてこの結果、故障し
ている２系が正常と見なされ、正常な１系が切離
されて、ATC装置としてはフエイルアウト側に
動作してしまう。 This type of waveform shaping circuit is intended to provide fail-safety, but according to this circuit configuration, between CH1 and CH2 in Figure 3, or between CH2
Even if a short circuit occurs between CH3 and CH3, it will not affect the output frequency in any way. Now, suppose that system 2 has such a failure, and system 1 is in a normal state. At this time, if the train speed exceeds the ATC speed limit, the brake command relay BR2 maintains its operating state, and only the brake command relay BR1 remains in operation because system 2 remains at the speed signal at the time of train speed stop (approximately 3 km/h). be released. Therefore, the forced synchronization signal 0 Km/h is input to the 2nd system, and since 3Km/h>0Km/h in the 2nd system, the 2nd system also outputs a brake command. Therefore, as a result, the faulty 2nd system is considered normal, the normal 1st system is disconnected, and the ATC device operates on the fail-out side.
もう１つの欠点は、分周動作を行なう時の分周
率指定値にパリテイチエツクにひつかからない稀
な誤りが発生した時に生ずるフエイルアウト動作
である。 Another drawback is the fail-out operation that occurs when a rare error occurs in the frequency division ratio specification value that does not match the parity check when performing the frequency division operation.
第５図はATC速度パターン発生回路８のよう
な、周波数合成を行なう回路のブロツク図であ
り、入力ｆINに定数Ｋを乗じて出力ｆOUTを得
る。すなわち、出力ｆOUTは定数ＫをｆIN回加算
して得られる。ここで定数Ｋは第６図に示すよう
に与えられるが、これは故障検知回路１４により
パリテイチエツクが行なわれる。このため、デー
タＫにはパリテイビツトが付加され、第６図の例
では奇数パリテイによるデータが示されており、
このデータＫにより指定される分周率は142/256
である。 FIG. 5 is a block diagram of a circuit for frequency synthesis, such as the ATC speed pattern generation circuit 8, in which the input f IN is multiplied by a constant K to obtain the output f OUT . That is, the output f OUT is obtained by adding the constant K f IN times. Here, the constant K is given as shown in FIG. 6, and is parity checked by the failure detection circuit 14. For this reason, a parity bit is added to data K, and the example in FIG. 6 shows data with odd parity.
The frequency division ratio specified by this data K is 142/256
It is.
このデータＫはダイオードマドリクスあるいは
ROM等により与えられ、データの１ビツトだけ
の破壊あるいは混入はパリテイチエツクで検知さ
れる。しかし、第７図のようなデータの破壊（２
ビツト誤り）が生じた時は当然パリテイチエツク
にはかからないでそのまま動作する。 This data K is a diode matrix or
It is provided by a ROM, etc., and the destruction or incorporation of just one bit of data is detected by a parity check. However, data destruction as shown in Figure 7 (2
When a bit error (bit error) occurs, the parity check is naturally not performed and the process continues as is.
このようなデータ誤りがATC速度パターン発
生回路８に生じたとすると（第７図の例ではＫは
190/256となる）、照査速度ｆpが異常に上昇す
る。このような故障は、ATC速度パターン発生
回路８や、車輪径補正回路７など、パターンを発
生するまでの回路内において生じうる。 If such a data error occurs in the ATC speed pattern generation circuit 8 (in the example of Fig. 7, K is
190/256), the inspection speed f p increases abnormally. Such a failure may occur in circuits that generate patterns, such as the ATC speed pattern generation circuit 8 and the wheel diameter correction circuit 7.
このような故障が例えば二重系の一方の速度照
査部に生じている時に、列車速度がATC制限速
度をこえると、まず正常な系よりブレーキ指令が
出され、上記の故障系に０Km／ｈ強制同期信号が
出される。この時故障系では照査パターンの異常
上昇し関りなくブレーキ指令を出力するから、こ
の故障系が正常と見なされ、正常系の方が切放さ
れてしまう。すなわち系はフエイルアウト側に動
作する。 For example, when such a failure occurs in one speed checking section of a dual system, and the train speed exceeds the ATC limit speed, a brake command is first issued from the normal system, and the faulty system is stopped at 0 km/h. A forced synchronization signal is issued. At this time, since the faulty system outputs a brake command regardless of the abnormal increase in the check pattern, this faulty system is considered to be normal, and the normal system is disconnected. In other words, the system operates on the failout side.
本発明の目的は、以上に詳述したような従来技
術の欠点をなくし、常にフエイルセーフ側に働ら
く、信頼度の高い二重系の自動列車制御装置を提
供するにある。 An object of the present invention is to eliminate the drawbacks of the prior art as detailed above, and to provide a highly reliable dual-system automatic train control system that always works on the fail-safe side.
上記の目的を達成するために、本発明において
は、速度発電機出力巻線あるいは波形整形回路入
力側の短絡事故は二つの系で同時に起ることは殆
どないことを利用してこの短絡事故を検出し故障
系を確実に切放すように構成する。また、本発明
の望ましい実施態様においては、速度照査部内の
データ異常に対しては、あらかじめ生じうるデー
タ値の最高値よりも少し高い値を設定しておい
て、この設定値を上記データ値をこえた時にはデ
ータ異常としてその系を切放すように構成したこ
とを特徴としている。 In order to achieve the above object, the present invention takes advantage of the fact that short circuit accidents on the output winding of the speed generator or the input side of the waveform shaping circuit almost never occur simultaneously in the two systems. It is configured to detect and reliably disconnect the faulty system. Furthermore, in a preferred embodiment of the present invention, in response to data abnormalities in the speed checking section, a value is set slightly higher than the highest data value that can occur in advance, and this set value is changed to the above data value. The system is characterized in that when it exceeds the limit, the system is disconnected as a data abnormality.
以下、本発明を実施例により詳細に説明する。
第８図は本発明のATC装置の速度照査部の構成
例を示す図で、第９図はATC装置の全体の構成
例を示す図である。 Hereinafter, the present invention will be explained in detail with reference to Examples.
FIG. 8 is a diagram showing an example of the configuration of the speed check section of the ATC device of the present invention, and FIG. 9 is a diagram showing an example of the overall configuration of the ATC device.
まず、第８図の速度照査部において、ATC速
度パターン発生回路８の出力ｆpはATC速度パタ
ーン異常検知比較器１０２においてパターン照査
速度パターン発生回路１０１の出力ｆPCHと比較
され、ｆp＜ｆPCHであればｆpには異常がないと
判断されて比較器１０２から交番信号f6が出力さ
れる。この交番出力f6があり、かつ故障検知回路
１４で故障が検知されておらずこの回路１４から
も、交番信号f4が出力されている時には交流アン
ド回路１０３から交番信号f7が出力され、交流増
幅器１０４で増幅された後、故障検知リレー
CHRを動作させる。すなわち、リレーCHRは、
故障検知回路１４で故障が検知されているか、あ
るいはATC速度パターンに異常がある時に釈放
となるように、フエイルセーフに構成されてい
る。 First, in the speed verification section shown in FIG. 8, the output f p of the ATC speed pattern generation circuit 8 is compared with the output f PCH of the pattern verification speed pattern generation circuit 101 in the ATC speed pattern abnormality detection comparator 102, and f p < f. If it is PCH, it is determined that there is no abnormality in f p and the comparator 102 outputs an alternating signal f 6 . When there is this alternating output f 6 and no failure is detected by the failure detection circuit 14 and the alternating signal f 4 is output from this circuit 14, the alternating signal f 7 is output from the AC AND circuit 103, After being amplified by the AC amplifier 104, the failure detection relay
Make CHR work. That is, the relay CHR is
It is configured to be fail-safe so that it is released when a failure is detected by the failure detection circuit 14 or when there is an abnormality in the ATC speed pattern.
ここで、ATC速度パターンｆpの異常をしらべ
るための出力ｆPCHを出すパターン照査速度パタ
ーン発生回路１０１の構成は次のようである。原
理的には車輪径補正回路７の出力f1を適当に分周
すれば、車輪径補正された正確なパターン照査パ
ターンｆPCHが得られるが、これでは、車輪径補
正回路７の分周率データにパリテイチエツクにか
からない誤りがあると、データの異常が見逃され
てしまう。そのために第９図の実施例では、
ATC信号で切換えられる一定定数ＫATCを用いて
ｆPCH＝ＫATC・F0
によりｆPCHを得ている。ここでＫATCは、車輪径
設定により変化するｆpの中で一番大きい値より
も若干上廻るｆPCHを発生するように定められ
る。このように、複雑な車輪径補正回路を経由し
ないで、簡単な構成のパターン発生回路１０１を
別に設けることによつてパターン照査パターンｆ
PCHを作成することによつて、ATC速度パターン
ｆpの異常上昇を確実にチエツクできるように構
成している。 Here, the configuration of the pattern checking speed pattern generation circuit 101 which outputs the output f PCH for checking abnormalities in the ATC speed pattern f p is as follows. In principle, if the output f 1 of the wheel diameter correction circuit 7 is divided appropriately, an accurate pattern check pattern f PCH with wheel diameter correction can be obtained. If there are errors in the data that cannot be checked for parity, the data anomaly will be overlooked. For this purpose, in the embodiment shown in FIG.
f PCH is obtained by f PCH =K ATC ·F 0 using a constant K ATC that is switched by the ATC signal. Here, K ATC is determined so as to generate f PCH that is slightly higher than the largest value among f p that changes depending on the wheel diameter setting. In this way, by separately providing the pattern generating circuit 101 with a simple configuration without going through a complicated wheel diameter correction circuit, the pattern checking pattern f
By creating the PCH , it is configured to ensure that abnormal increases in the ATC speed pattern fp can be checked.
次に停止検知回路について説明する。ATC装
置の場合、許容停止または絶対停止区間の確認操
作による確認運転を施行し、最低現示以下の速度
で走行できるシステムが通常とられており、その
確認条件のためATC装置内で停止検知が実施さ
れるようになつており、その停止照査速度は通常
５Km／ｈ程度に設定されている。従来、この５
Km／ｈ検知（停止検知）はATC装置内では付帯
的な機能であり、フエイルセーフ化は特に考慮さ
れていなかつた。すなわち、第１図の停止検知リ
レー5KRは５Km／ｈ比較器１２からの直流出力を
直流増幅器１７で直流増幅するようにしていた
（比較器１２は５Km／ｈ検知パターン発生回路９
と車速ｆvとを比較する）。 Next, the stop detection circuit will be explained. In the case of an ATC device, a system is usually adopted in which a check operation is performed by checking the permissible stop or absolute stop zone, and the system is able to drive at a speed below the minimum actual speed, and due to this check condition, stop detection within the ATC device is The stopping inspection speed is usually set at about 5 km/h. Conventionally, these 5
Km/h detection (stop detection) is an incidental function within the ATC device, and fail-safe design was not particularly considered. That is, the stop detection relay 5KR shown in FIG.
and vehicle speed fv ).
しかし、本発明では、前記したような速度照査
部の速度入力回路短絡時のフエイルアウト動作に
対処するため、上記の５Km／ｈ検知回路もフエイ
ルセーフな構成とする。 However, in the present invention, in order to cope with the fail-out operation when the speed input circuit of the speed check section is short-circuited, the 5 km/h detection circuit is also configured to have a fail-safe structure.
すなわち、第８図において、停止検知リレー
5KRは、５Km／ｈ比較器１２が停止検知していて
交番出力f8を出力し、かつ断線検知比較器１３が
速度入力回路の断線を検知していないくて交番出
力f3を出力している時、これらのアンドを交流ア
ンド回路１０６で求め、交流増幅器１０７で増幅
した出力で動作となるように構成される。このよ
うに、速度入力回路での断線がなく、列車速度ｆ
vが停止を示している状態、すなわち、f5v＞ｆv＞
ｆxである時に、リレー5KRは動作する。 That is, in Fig. 8, the stop detection relay
In 5KR, the 5Km/h comparator 12 detects a stop and outputs an alternating output f8 , and the disconnection detection comparator 13 does not detect a disconnection in the speed input circuit and outputs an alternating output f3 . When the AC amplifier 107 is running, the AC AND circuit 106 calculates the AND of these signals, and the AC amplifier 107 amplifies the output. In this way, there is no disconnection in the speed input circuit, and the train speed f
The state where v indicates stop, that is, f 5v > f v >
When f x , relay 5KR operates.
以上のような本発明の速度照査部を含めた二重
系ATC装置全体の動作を第９図により説明す
る。第９図において、電源投入限時リレーSTR
１は、ATC電源が投入されてから一定時限後、
すなわち速度照査部の故障検知回路が立上り故障
検知リレーCHRが動作するに十分な時間後に動
作するように設定されている。他方の電源投入限
時リレーSTR２は、速度照査部の故障検知リレ
ーCHR１，２が立上るまでの時間内に故障切放
し回路が動作するのを防止するために、電源投入
直後に動作して一定時限後に釈放するように設定
されている。すなわち、リレーSTR２のｂ接点
をリレーCHR１，CHR２のｂ接点と直列に接続
し、故障切放しリレーXR１およびXR２に接続し
ている。換言すれば、電源投入後、速度照査部が
安定した状態に至つた後リレーSTR２が釈放
し、リレーXR１，XR２等が動作可能となる。 The operation of the entire dual-system ATC device including the speed check section of the present invention as described above will be explained with reference to FIG. In Figure 9, the power-on time relay STR
1, after a certain period of time after the ATC power is turned on,
That is, the failure detection circuit of the speed checking unit is set to operate after a sufficient time for the rising failure detection relay CHR to operate. The other power-on time limit relay STR2 is activated immediately after the power is turned on and is activated after a certain period of time in order to prevent the failure disconnection circuit from operating within the time until the failure detection relays CHR1 and CHR2 of the speed checking section rise. He is set to be released. That is, the b contact of relay STR2 is connected in series with the b contacts of relays CHR1 and CHR2, and is connected to failure release relays XR1 and XR2. In other words, after the power is turned on and the speed checking section reaches a stable state, relay STR2 is released and relays XR1, XR2, etc. become operational.
このような構成で、今、従来例で説明したよう
に、１系は正常で、２系の方が速度入力回路に短
絡故障がある状態で、列車速度がATC制限速度
をこえたとする。そうすると、従来例と同様に、
まず１系のみがブレーキ指令を出力し不一致検出
リレーSARを動作させる。しかしこの時、１系
の停止検知リレー5KR１は釈放（ｆv＞f5KR）、２
系の停止検知リレー5KR２は動作（短絡のため）
となるから、第９図の回路２０３はこの不一致の
ためオフとなつて、２系への０Km／ｈ強制同期指
令は出力されず、従つて２系からはブレーキ指令
が出力されない。それ故、２系が故障と見なされ
てこれが切放される。すなわち系はフエイルセー
フ側に動作することになる。 With this configuration, as explained in the conventional example, it is assumed that system 1 is normal, system 2 has a short-circuit failure in its speed input circuit, and the train speed exceeds the ATC speed limit. Then, like the conventional example,
First, only system 1 outputs a brake command and operates the discrepancy detection relay SAR. However, at this time, the stop detection relay 5KR1 of the 1st system is released (f v > f 5KR ), and the 2nd system is released.
System stop detection relay 5KR2 is activated (due to short circuit)
Therefore, the circuit 203 in FIG. 9 is turned off due to this discrepancy, and the 0 km/h forced synchronization command to the 2nd system is not outputted, so that the brake command is not outputted from the 2nd system. Therefore, the second system is considered to be faulty and is disconnected. In other words, the system operates in a fail-safe manner.
以上が第９図の実施例の説明であるが、この例
ではブレーキ出力リレーFBRは２つのブレーキ
指令リレーBR１，BR２のオア、すなわち、両ブ
レーキ指令リレーBR１とBR２のいずれかが釈放
すると出力リレーFBRが釈放するように、メイ
ク接点BR１とBR２が直列接続され、ブレーキ出
力するように構成されていた。この構成による
と、照査パターンが低位になる故障が生じた時に
一たんブレーキ出力し、故障系を切放すことにな
る。これに対して、第１０図に示した、ブレーキ
指令リレーBR１，BR２の双方の釈放でのみ出力
リレーFBRが釈放するように、両ブレーキ指令
リレーBR１，BR２のメイク接点を並列接続する
構成によれば、上記のような場合にも不要なブレ
ーキ出力をせずに、故障系を切放しすることがで
きる。 The above is an explanation of the embodiment shown in FIG. 9. In this example, the brake output relay FBR is activated by the OR of the two brake command relays BR1 and BR2, that is, when either of the brake command relays BR1 and BR2 is released, the output relay FBR is activated. Make contacts BR1 and BR2 were connected in series and configured to output a brake so that the FBR would release. According to this configuration, when a failure occurs that causes the check pattern to be at a low level, the brake is temporarily output and the failure system is disconnected. On the other hand, as shown in Fig. 10, the make contacts of both brake command relays BR1 and BR2 are connected in parallel so that output relay FBR is released only when both brake command relays BR1 and BR2 are released. For example, even in the above case, the faulty system can be disconnected without unnecessary brake output.
また、停止検知回路自体の故障率がハードウエ
ア的に極めて小さい場合には、停止検知出力の不
一致によつて直接故障切放しリレーXR１，XR２
を制御することも可能である。ただしこの場合に
は、停止検知リレー5KR１，２の不一致時に、動
作状態、すなわち停止検知状態にある方の系を故
障として切放す。 In addition, if the failure rate of the stop detection circuit itself is extremely small in terms of hardware, the mismatch in the stop detection outputs will directly disconnect the failure relays XR1 and XR2.
It is also possible to control However, in this case, when the stop detection relays 5KR1 and 5KR2 do not match, the system in the operating state, that is, the stop detection state, is disconnected as a failure.
さらに停止検知リレー出力の不一致により、速
度入力系の短絡故障を表示灯等により表示すると
より一層効果的なシステムとすることができる。 Furthermore, if a short-circuit failure in the speed input system due to a discrepancy in the stop detection relay output is indicated by an indicator light, etc., the system can be made even more effective.
なお、本発明はATC装置に関わるものとした
が、二重系方式をとるATC装置であつても同様
な効果がある。 Although the present invention relates to an ATC device, the same effect can be obtained even if the ATC device uses a dual system system.
以上に説明したように、本発明によれば、従来
の装置に簡単な回路を附加することによつて、速
度入力系の短絡時、またはデータ値の異常上昇時
にもフエイルセーフに動作するようなATC装置
を実現できる。 As explained above, according to the present invention, by adding a simple circuit to a conventional device, an ATC that operates fail-safely even when the speed input system is short-circuited or when the data value increases abnormally. The device can be realized.
第１図は従来の二重系ATC装置の速度照査部
の構成を示すブロツク図、第２図は従来の二重系
ATC装置の全体構成を示すブロツク図、第３図
は波形整形回路の構成図、第４図は第３図の回路
の動作波形図、第５図はATC速度パターン発生
回路の説明図、第６図は第５図の回路の分周率デ
ータの正常例を示す図、第７図は同じく分周率デ
ータの異常例を示す図、第８図は本発明のATC
装置の速度照査部の構成例を示す図、第９図およ
び第１０図は本発明の各々別の実施例を示す図で
ある。
１……速度発電機、６……波形整形回路、８…
…ATC速度パターン発生回路、９……５Km／ｈ
検知パターン発生回路、１０１……パターン照査
速度パターン発生回路、１０２……ATC速度パ
ターン異常検知比較器、１０３，１０６……交流
アンド回路、BR，BR１，BR２……ブレーキ指
令リレー、5KR，5KR１，5KR２……停止検知リ
レー、CHR，CHR１，CH２……故障検知リレ
ー、SAR……不一致検出リレー、FBR……ブレ
ーキ出力リレー、XR１，XR２……故障切放しリ
レー。
Figure 1 is a block diagram showing the configuration of the speed checking section of a conventional dual system ATC device, and Figure 2 is a block diagram showing the configuration of the speed checking section of a conventional dual system ATC device.
A block diagram showing the overall configuration of the ATC device, Figure 3 is a configuration diagram of the waveform shaping circuit, Figure 4 is an operating waveform diagram of the circuit in Figure 3, Figure 5 is an explanatory diagram of the ATC speed pattern generation circuit, Figure 6 The figure shows a normal example of frequency division ratio data of the circuit in Figure 5, Figure 7 shows an abnormal example of frequency division ratio data, and Figure 8 shows an example of the ATC of the present invention.
Figures 9 and 10 are diagrams showing an example of the configuration of the speed checking section of the device, respectively, showing different embodiments of the present invention. 1... Speed generator, 6... Waveform shaping circuit, 8...
...ATC speed pattern generation circuit, 9...5Km/h
Detection pattern generation circuit, 101... Pattern checking speed pattern generation circuit, 102... ATC speed pattern abnormality detection comparator, 103, 106... AC AND circuit, BR, BR1, BR2... Brake command relay, 5KR, 5KR1, 5KR2...Stop detection relay, CHR, CHR1, CH2...Failure detection relay, SAR...Discrepancy detection relay, FBR...Brake output relay, XR1, XR2...Failure disconnection relay.
Claims (1)
令を出力するように構成された２つの速度照査系
と、これらの速度照査系のうち一方のみがブレー
キ指令を出力したことに応動して他方の系に対し
この他方の系が正常である限りブレーキ指令を出
力させるような強制同期指令を発生する手段と、
この同期指令によつて上記他方の系がブレーキ指
令を発生したとき上記一方の系を切離すとともに
上記同期指令によつて上記他方の系がブレーキ指
令を発生しないとき上記他方の系を切離す手段と
を備えた二重化された自動列車制御装置におい
て、列車速度があらかじめ定められた値以下にな
つたことを検出するための停止検知手段を上記各
系に備えるとともに、上記両系の停止検知手段の
出力が不一致であることに応動して上記強制同期
指令発生手段の動作を阻止する手段を設けたこと
を特徴とする自動列車制御装置。 ２ 列車速度が制限速度をこえた時にブレーキ指
令を出力するように構成された２つの速度照査系
と、これらの速度照査系のうち一方のみがブレー
キ指令を出力したことに応動して他方の系に対し
この他方の系が正常である限りブレーキ指令を出
力させるような強制同期指令を発生する手段と、
この同期指令によつて上記他方の系がブレーキ指
令を発生したとき上記一方の系を切離すとともに
上記同期指令によつて上記他方の系がブレーキ指
令を発生しないとき上記他方の系を切離す手段と
を備えた二重化された自動列車制御装置におい
て、列車速度があらかじめ定められた値以下にな
つたことを検出するための停止検知手段を上記各
系に備えるとともに、上記両系の停止検知手段の
出力が不一致であることに応動して上記強制同期
指令発生手段の動作を阻止する手段と、両系に対
して列車速度が制限速度をこえたか否かの判定基
準となる制限速度信号の上限値よりも大きな値の
速度照査信号を発生する信号発生手段と、上記制
限速度信号が上記速度照査信号をこえた場合に該
異常のある系を切離す手段とを設けたことを特徴
とする自動列車制御装置。[Claims] 1. Two speed check systems configured to output a brake command when the train speed exceeds the speed limit, and that only one of these speed check systems outputs a brake command. means for generating a forced synchronization command to output a brake command to the other system as long as the other system is normal;
Means for disconnecting the one system when the other system generates a brake command due to the synchronization command, and disconnecting the other system when the other system does not generate a brake command due to the synchronization command. In a redundant automatic train control system, each system is equipped with a stop detection means for detecting that the train speed has fallen below a predetermined value, and the stop detection means for both systems are equipped with a stop detection means for detecting that the train speed has fallen below a predetermined value. An automatic train control system characterized by comprising means for blocking the operation of the forced synchronization command generating means in response to a mismatch between the outputs. 2. Two speed checking systems configured to output a brake command when the train speed exceeds the speed limit, and in response to only one of these speed checking systems outputting a brake command, the other system outputs a brake command. means for generating a forced synchronization command to output a brake command as long as the other system is normal;
Means for disconnecting the one system when the other system generates a brake command due to the synchronization command, and disconnecting the other system when the other system does not generate a brake command due to the synchronization command. In a redundant automatic train control system, each system is equipped with a stop detection means for detecting that the train speed has fallen below a predetermined value, and the stop detection means for both systems are equipped with a stop detection means for detecting that the train speed has fallen below a predetermined value. Means for blocking the operation of the forced synchronization command generating means in response to a mismatch in the outputs, and an upper limit value of a speed limit signal that serves as a criterion for determining whether or not the train speed exceeds the speed limit for both systems. An automatic train characterized by being provided with a signal generating means for generating a speed check signal having a value larger than , and a means for disconnecting the abnormal system when the speed limit signal exceeds the speed check signal. Control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390779A JPS5649603A (en) | 1979-09-28 | 1979-09-28 | Automatic train control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390779A JPS5649603A (en) | 1979-09-28 | 1979-09-28 | Automatic train control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5649603A JPS5649603A (en) | 1981-05-06 |
| JPS6117201B2 true JPS6117201B2 (en) | 1986-05-06 |
Family
ID=14872288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12390779A Granted JPS5649603A (en) | 1979-09-28 | 1979-09-28 | Automatic train control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5649603A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63230215A (en) * | 1986-10-03 | 1988-09-26 | Kobe Steel Ltd | Method for changing over route of rolled bar wire rod |
| JPH0371921B2 (en) * | 1986-03-27 | 1991-11-15 | Kobe Steel Ltd |
-
1979
- 1979-09-28 JP JP12390779A patent/JPS5649603A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371921B2 (en) * | 1986-03-27 | 1991-11-15 | Kobe Steel Ltd | |
| JPS63230215A (en) * | 1986-10-03 | 1988-09-26 | Kobe Steel Ltd | Method for changing over route of rolled bar wire rod |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5649603A (en) | 1981-05-06 |
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