JPS61169899A - 倍速再生装置 - Google Patents
倍速再生装置Info
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- JPS61169899A JPS61169899A JP60010147A JP1014785A JPS61169899A JP S61169899 A JPS61169899 A JP S61169899A JP 60010147 A JP60010147 A JP 60010147A JP 1014785 A JP1014785 A JP 1014785A JP S61169899 A JPS61169899 A JP S61169899A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は音響機器、映像機器のリニアオーディオ信号部
の倍速再生を行う倍速再生装置に関するものであって、
特に入力信号に対する音程を任意に変化するものでなく
、普通のスピードで記録されたリニアオーディオ信号を
整数倍のスピードで再生した場合にも音程が２倍になる
のではなく、普通の音程で再生することができる装置に
関するものである。
の倍速再生を行う倍速再生装置に関するものであって、
特に入力信号に対する音程を任意に変化するものでなく
、普通のスピードで記録されたリニアオーディオ信号を
整数倍のスピードで再生した場合にも音程が２倍になる
のではなく、普通の音程で再生することができる装置に
関するものである。
従来の技術
一般に音声、音楽信号の音程を可変する音程可変装置は
アナログ方式、ディジタル方式に区別することができる
。
アナログ方式、ディジタル方式に区別することができる
。
アナログ方式の原理を第６図、第６図に示す。第６図は
音程を下げる場合で、入力信号ｄに対して一定の処理セ
グメント長Ｔｓを Ｔｓ ＝ Ｔｃ ＋Ｔｄ とすると出力信号すのようにセグメント長τＣがセグメ
ント長Ｔｓに伸張され音程が下がる。第６図は逆に音程
を上げる場合で、セグメント長Ｔｓ−Ｔｂに圧縮される
。この制御にアナログ可変遅延線が使用される。このア
ナログ可変遅延線に電荷結合素子（ＢＢＤ）を用いた場
合について説明する。可変遅延線の信号遅延時間ｒ （
ｔ）を次式で表す。
音程を下げる場合で、入力信号ｄに対して一定の処理セ
グメント長Ｔｓを Ｔｓ ＝ Ｔｃ ＋Ｔｄ とすると出力信号すのようにセグメント長τＣがセグメ
ント長Ｔｓに伸張され音程が下がる。第６図は逆に音程
を上げる場合で、セグメント長Ｔｓ−Ｔｂに圧縮される
。この制御にアナログ可変遅延線が使用される。このア
ナログ可変遅延線に電荷結合素子（ＢＢＤ）を用いた場
合について説明する。可変遅延線の信号遅延時間ｒ （
ｔ）を次式で表す。
τ（ｔ）＝ａ−ｔ＋ｒ０ ・・・・
・・（１）ここでｄは遅延時間の変化率、ｔは時間、τ
はｔ；０の時の初期遅延時間である。
・・（１）ここでｄは遅延時間の変化率、ｔは時間、τ
はｔ；０の時の初期遅延時間である。
時間軸の変換比をＣとすると
となる。ＢＢＤの段数をＮとすると
ここでｆｃｍ ｉ ｎは最小クロック周波数、ｆｏｍ
ａ Ｘは最大クロック周波数である。第５図、第６図に
おける処理セグメントτＳ及びＴｃ、τｄ、Ｔｂは以下
の第（３）式のように表せる。
ａ Ｘは最大クロック周波数である。第５図、第６図に
おける処理セグメントτＳ及びＴｃ、τｄ、Ｔｂは以下
の第（３）式のように表せる。
２ に
のように最小クロック周波数／ｃｍｉｎ及び最大クロッ
ク周波数７ｃｗａｘが決まると変換比Ｃにより、Ｔｓ、
Ｔｃ（伸長されて出力信号になる時間）、Ｔｄ （すて
られる時間）及びＴｂ （圧縮されて出力信号が空白
になる時間）が決定される。この方法がアナログ可変遅
延線を用いた音程可変方式である。
ク周波数７ｃｗａｘが決まると変換比Ｃにより、Ｔｓ、
Ｔｃ（伸長されて出力信号になる時間）、Ｔｄ （すて
られる時間）及びＴｂ （圧縮されて出力信号が空白
になる時間）が決定される。この方法がアナログ可変遅
延線を用いた音程可変方式である。
一方ディジタル方式の音程可変装置は第７図で表わされ
る。Ａ／Ｄ変換器１６により、ディジタル信号に変換さ
ハた入力信号は、制御回路２１によって制御される書込
アドレス回路１９で指定されたランダムアクセスメモリ
ー（ＲＡＭ）１７のアドレスへ順次書込まれる。この書
込みはメモリー領域内に順次一定のサンプリング速度で
書込まれ、同時に時分割的に読出しアドレス回路２ｏで
指定されたアドレスから記憶されている清報が読出され
Ｄ／Ａ変換器１８でアナログ信号に変換されて出力され
る。この両者のアドレス変化速度の相対関係によって入
力信号の音程を可変できる。（例えば文献「会話の時間
軸を圧縮／伸長するテープレコーダ」日経エレクトロニ
クス １９７６．７゜発明が解決しようとする問題点 しかしながら上述した方法はいづれも入力信号の音程を
任意の比だけ上げたり、下げたシするものであシ、その
変換比も入力信号に対して０．５〜２、帷まで任意に設
定できるものである。しかし任意に設定するためにはア
ナログ方式の場合は独立の可変クロック発生回路が必要
であシ、厳密には第６図、第６図かられかるように一様
に一定の変換比が得られているとは言えない。
る。Ａ／Ｄ変換器１６により、ディジタル信号に変換さ
ハた入力信号は、制御回路２１によって制御される書込
アドレス回路１９で指定されたランダムアクセスメモリ
ー（ＲＡＭ）１７のアドレスへ順次書込まれる。この書
込みはメモリー領域内に順次一定のサンプリング速度で
書込まれ、同時に時分割的に読出しアドレス回路２ｏで
指定されたアドレスから記憶されている清報が読出され
Ｄ／Ａ変換器１８でアナログ信号に変換されて出力され
る。この両者のアドレス変化速度の相対関係によって入
力信号の音程を可変できる。（例えば文献「会話の時間
軸を圧縮／伸長するテープレコーダ」日経エレクトロニ
クス １９７６．７゜発明が解決しようとする問題点 しかしながら上述した方法はいづれも入力信号の音程を
任意の比だけ上げたり、下げたシするものであシ、その
変換比も入力信号に対して０．５〜２、帷まで任意に設
定できるものである。しかし任意に設定するためにはア
ナログ方式の場合は独立の可変クロック発生回路が必要
であシ、厳密には第６図、第６図かられかるように一様
に一定の変換比が得られているとは言えない。
又、ディジタル方式の場合Ａ／Ｄ変換器、Ｄ／Ａ変換器
にパルスコード変調（以下ＰＣＭ）方式を使用すると高
価になシ、任意に変換比を設定するためには書込みアド
レス回路と読出しアドレス回路が別々に必要であり、回
路規模が大きくなシ制御も複雑になるという問題点を有
してｂた。
にパルスコード変調（以下ＰＣＭ）方式を使用すると高
価になシ、任意に変換比を設定するためには書込みアド
レス回路と読出しアドレス回路が別々に必要であり、回
路規模が大きくなシ制御も複雑になるという問題点を有
してｂた。
問題点を解決するための手段
本発明は上記問題点に鑑みへなされたもので、ディジタ
ルメモリアドレス設定用クロック発生手段の出力を入力
とするｎｂｉｔアドレスカウンタ手段と、前記ｎｂｉｔ
アドレスカウ／り手段からの出力のうち上位（ｎ−１）
ｂｉｔを入力とする書込みアドレスカウンタ手段及び下
位（ｎ−１）ｂｉｔを入力とする読出しアドレスカウン
タ手段）、読出しアドレスリセット手段と、前記書込み
アドレスカウンタ手段と前記読出しアドレスカウンタ手
段とからの出力信号を書込み・読出しアドレスデータセ
レクタ手段で選択し、前記ディジタルメモリを制御する
構成となっている。
ルメモリアドレス設定用クロック発生手段の出力を入力
とするｎｂｉｔアドレスカウンタ手段と、前記ｎｂｉｔ
アドレスカウ／り手段からの出力のうち上位（ｎ−１）
ｂｉｔを入力とする書込みアドレスカウンタ手段及び下
位（ｎ−１）ｂｉｔを入力とする読出しアドレスカウン
タ手段）、読出しアドレスリセット手段と、前記書込み
アドレスカウンタ手段と前記読出しアドレスカウンタ手
段とからの出力信号を書込み・読出しアドレスデータセ
レクタ手段で選択し、前記ディジタルメモリを制御する
構成となっている。
作 用
本発明は上記した構成により、普通のスピードで記録さ
れたリニアオーディオ信号を整数倍のスピードで再生し
た場合にも、音程が２倍になることなく、普通の音程で
再生することができる。
れたリニアオーディオ信号を整数倍のスピードで再生し
た場合にも、音程が２倍になることなく、普通の音程で
再生することができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。まず最初に本発明のディジタルメモリを使用した
場合の、例えば２倍速再生の基本的な考え方を第２図に
より説明する。
する。まず最初に本発明のディジタルメモリを使用した
場合の、例えば２倍速再生の基本的な考え方を第２図に
より説明する。
Ａ／Ｄ変換器によりサンプリング時間Δｔでサンプリン
グされたデータＡ−Ｉが第２図ａのようにメモリの中に
順次書込まれる。この書込まれたデータをまた第２図ａ
のようにそのままの速度で再生すると、記録された音程
で再生されるが、第しかし音程も２倍となっている。そ
こで２倍のスピードで再生されたものを第２図Ｃのよう
に元の速度でかつ半分の再生時間で再生することを考え
る。
グされたデータＡ−Ｉが第２図ａのようにメモリの中に
順次書込まれる。この書込まれたデータをまた第２図ａ
のようにそのままの速度で再生すると、記録された音程
で再生されるが、第しかし音程も２倍となっている。そ
こで２倍のスピードで再生されたものを第２図Ｃのよう
に元の速度でかつ半分の再生時間で再生することを考え
る。
そのためには、この場合は半分のデータＥ、Ｆ。
Ｇ、Ｈがすてられる。この処理セグメント長は音声信号
の場合３０〜５０ｍ５ｅｃが適当であるとされている。
の場合３０〜５０ｍ５ｅｃが適当であるとされている。
次に、第１図に本発明の主要図を示す。第１図において
１ピットＡ／Ｄコンバータ２，１ビットＤ／Ａコンバー
タ４は適応形デルタ変調方式を用いている。この方式に
よりディジタルメモリ３には２倍速度で再生された１ビ
ットの入力信号として順次書込みアドレスカウンタ手段
７によりデータが第２図すのように書込まれる。一方、
読出しアドレスカウンタ手段８は第２図Ｃで説明したよ
うに処理セグメント長の前半半分（Ａ、Ｂ、Ｃ９Ｄ）を
普通の速度で読出し、時間ｔ４からはＩ、Ｊ。
１ピットＡ／Ｄコンバータ２，１ビットＤ／Ａコンバー
タ４は適応形デルタ変調方式を用いている。この方式に
よりディジタルメモリ３には２倍速度で再生された１ビ
ットの入力信号として順次書込みアドレスカウンタ手段
７によりデータが第２図すのように書込まれる。一方、
読出しアドレスカウンタ手段８は第２図Ｃで説明したよ
うに処理セグメント長の前半半分（Ａ、Ｂ、Ｃ９Ｄ）を
普通の速度で読出し、時間ｔ４からはＩ、Ｊ。
Ｋ、Ｌを普通の速度で読出していく。自然のようにデー
タＩｉ：、Ｆ、Ｇ、Ｈ，Ｍ、Ｎ、Ｏ，Ｐはすてられる。
タＩｉ：、Ｆ、Ｇ、Ｈ，Ｍ、Ｎ、Ｏ，Ｐはすてられる。
この制御をディジタルで行うには第１図に示すように、
ｎｂｊｔアドレスカウンタ手段９を設け、そこから１〜
（ｎ−１） ｂｉｔノ上位（ｎ−１）ｂｉｔを入力とす
る書込みアドレスカラ／り手段７と２〜ｎｂｉｔ の
下位（ｎ−１）ｂｉｔ を入力とする読出しアドレス
カウンタ手段８及び読出しアドレスリセット手段１０を
設定すればよい。この方法を第３図により説明する。
ｎｂｊｔアドレスカウンタ手段９を設け、そこから１〜
（ｎ−１） ｂｉｔノ上位（ｎ−１）ｂｉｔを入力とす
る書込みアドレスカラ／り手段７と２〜ｎｂｉｔ の
下位（ｎ−１）ｂｉｔ を入力とする読出しアドレス
カウンタ手段８及び読出しアドレスリセット手段１０を
設定すればよい。この方法を第３図により説明する。
今、ｎを６とした場合における５ｂｉｔ のアドレス
カウンタを想定する。書込みアドレスカウンタ手段７に
は第３図の上位４クロツク（１ｅｆｏＴ８ｆ０，４ｆ０
，２ｆ０）を使用する。１時間を周期として１時間内に
１８コのアドレスが２周する。
カウンタを想定する。書込みアドレスカウンタ手段７に
は第３図の上位４クロツク（１ｅｆｏＴ８ｆ０，４ｆ０
，２ｆ０）を使用する。１時間を周期として１時間内に
１８コのアドレスが２周する。
一方、読出しアドレスカウンタ手段８には第４図の下位
４クロックＣＢｆ０．４ｆ０，２ｆ０．ｆｏ）を使用す
る。読出しアドレスは１時間内に０〜１６のアドレスの
データを読出す。従って書込みアドレスで２周目に書込
まれたデータはすべてすてられる。
４クロックＣＢｆ０．４ｆ０，２ｆ０．ｆｏ）を使用す
る。読出しアドレスは１時間内に０〜１６のアドレスの
データを読出す。従って書込みアドレスで２周目に書込
まれたデータはすべてすてられる。
このように従来の書込みアドレスカウンタ手段と読出し
アドレスカウンタ手段を独立に設けることな（、ｎｂｉ
ｔの書込み、読出しアドレスカウンタが必要なとき、（
ｎ＋１）ｂｉｔ のアドレスカウンタを設け、そこから
上記説明のようにクロックを共用できるものである。
アドレスカウンタ手段を独立に設けることな（、ｎｂｉ
ｔの書込み、読出しアドレスカウンタが必要なとき、（
ｎ＋１）ｂｉｔ のアドレスカウンタを設け、そこから
上記説明のようにクロックを共用できるものである。
第４図は本発明の倍速再生装置の一実施例のブロック図
である。第４図において２１は入力信号を入力する入力
端子で、この入力信号は適応デルタ変調器（ＡＤＭ）の
変調クロック（ｆ、＝２ｓ。
である。第４図において２１は入力信号を入力する入力
端子で、この入力信号は適応デルタ変調器（ＡＤＭ）の
変調クロック（ｆ、＝２ｓ。
ＫＨｚ又は１２５ＫＨｚ）で変調されて１ビットのディ
ジタル信号になシ、ランダムアクセスメモリ（以下ＲＡ
Ｍという）の指定のアドレスにＲＡＭ制御用論理回路３
２．書込み、読出しアドレスデ−タセレクト回路２６及
び書込みアドレスカウンタ回路２７の制御により順次デ
ータが書込まれていく。書込みアドレスカウンタ回路２
７．読出しアドレスカウンタ回路２８は上記説明のよう
に１つのメモリアクセス用アドレスカウンタ回路３８か
ら創成され、読出し時間は第６図に示すように書込み時
間の２倍となる。ＲＡＭ２３に書込まれたデータはＲＡ
Ｍ制御用論理回路３２．読出しアドレスカラ／り回路２
８．書込み、読出しアドレスデータセレクタ回路２６に
より読出され、ＡＤＭ復調器２４によ）復調され、出力
端子２６からアナログ出力信号が出力される。復調クロ
ックは変調クロックの１７２の周波数である。その場合
ＲＡＭ２３に書込まれたデータの内、規則的に半分づつ
すてられていく。しかし第３図に示すように時間Ｔの周
期を２０〜６０ｍ５ｅｃ位に設定すると音声の場合、音
声の自然感、明瞭感を損なうことなく、倍速でも半分の
再生時間で、かつ普通の音程で再生可能となる。
ジタル信号になシ、ランダムアクセスメモリ（以下ＲＡ
Ｍという）の指定のアドレスにＲＡＭ制御用論理回路３
２．書込み、読出しアドレスデ−タセレクト回路２６及
び書込みアドレスカウンタ回路２７の制御により順次デ
ータが書込まれていく。書込みアドレスカウンタ回路２
７．読出しアドレスカウンタ回路２８は上記説明のよう
に１つのメモリアクセス用アドレスカウンタ回路３８か
ら創成され、読出し時間は第６図に示すように書込み時
間の２倍となる。ＲＡＭ２３に書込まれたデータはＲＡ
Ｍ制御用論理回路３２．読出しアドレスカラ／り回路２
８．書込み、読出しアドレスデータセレクタ回路２６に
より読出され、ＡＤＭ復調器２４によ）復調され、出力
端子２６からアナログ出力信号が出力される。復調クロ
ックは変調クロックの１７２の周波数である。その場合
ＲＡＭ２３に書込まれたデータの内、規則的に半分づつ
すてられていく。しかし第３図に示すように時間Ｔの周
期を２０〜６０ｍ５ｅｃ位に設定すると音声の場合、音
声の自然感、明瞭感を損なうことなく、倍速でも半分の
再生時間で、かつ普通の音程で再生可能となる。
発明の効果
以上述べてきたように、本発明によれば音程変換比を一
定にすることにより、簡易な回路構成となり、しかもＡ
／Ｄ変換器にＡＤＭ方式を用いてローコスト化が可能と
なシ、きわめて実用的となる。この回路構成は変換比が
整数比（２倍、３倍、４倍・・・・・・）の場合にも適
用できるものである。
定にすることにより、簡易な回路構成となり、しかもＡ
／Ｄ変換器にＡＤＭ方式を用いてローコスト化が可能と
なシ、きわめて実用的となる。この回路構成は変換比が
整数比（２倍、３倍、４倍・・・・・・）の場合にも適
用できるものである。
第１図は本発明一実施例における倍速再生装置のブロッ
ク図、第２図はディジタル方式での倍速再生の原理図、
第３図は本発明のアドレスカラ／夕制御部の動作を示す
波形図、第４図は本発明の一実施例における倍速再生装
置の回路ブロック図、第６図、第６図は従来のアナログ
方式の動作を示す波形図、第７図は従来のディジタル方
式の音程可変装置の回路ブロック図である。 ２・・・・・・１ビットＡ／Ｄコンバータ、３・・・・
・・ディジタルメモリ、４・・・・・・１ピントＤ／Ａ
コンバータ、６・・・・・・書込み、読出しアドレスデ
ータセレクト手段、７・・・・・・書込みアドレスカウ
ンタ手段、８・・・・・・読出しアドレスカウンタ手段
、９・・・・・・ｎｂ１ｔ７ドレスカウンタ手段、１０
−・・・・・読出しアドレスリセット手段、１１・・・
・・・変調クロック発生手段、１２・・・・・・ディジ
タルメモリ信号制御手段、１３・・・・・・アドレス設
定用クロック発生手段、１４・・・・・・復調クロック
発生手段、１６・・・・・・マスタークロック発生手段
。 代理人の氏名弁理士 中足 敏 男 ほか１名ｗＩＳ図 第６図
ク図、第２図はディジタル方式での倍速再生の原理図、
第３図は本発明のアドレスカラ／夕制御部の動作を示す
波形図、第４図は本発明の一実施例における倍速再生装
置の回路ブロック図、第６図、第６図は従来のアナログ
方式の動作を示す波形図、第７図は従来のディジタル方
式の音程可変装置の回路ブロック図である。 ２・・・・・・１ビットＡ／Ｄコンバータ、３・・・・
・・ディジタルメモリ、４・・・・・・１ピントＤ／Ａ
コンバータ、６・・・・・・書込み、読出しアドレスデ
ータセレクト手段、７・・・・・・書込みアドレスカウ
ンタ手段、８・・・・・・読出しアドレスカウンタ手段
、９・・・・・・ｎｂ１ｔ７ドレスカウンタ手段、１０
−・・・・・読出しアドレスリセット手段、１１・・・
・・・変調クロック発生手段、１２・・・・・・ディジ
タルメモリ信号制御手段、１３・・・・・・アドレス設
定用クロック発生手段、１４・・・・・・復調クロック
発生手段、１６・・・・・・マスタークロック発生手段
。 代理人の氏名弁理士 中足 敏 男 ほか１名ｗＩＳ図 第６図
Claims (2)
- （１）アナログの入力信号を１ビットのディジタル信号
に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
により得られるディジタル信号を記憶するディジタルメ
モリ手段と、前記記憶された１ビットのディジタル信号
を読出してアナログ信号に変換するＤ／Ａコンバータと
、前記Ａ／Ｄ・Ｄ／Ａコンバータ及び前記ディジタルメ
モリを制御するマスタークロック発生手段とを具備し、
かつ前記マスタークロック発生手段の出力を入力とする
変調クロック発生手段、復調クロック発生手段、ディジ
タルメモリ信号制御手段、ディジタルメモリアドレス設
定用クロック発生手段と、前記ディジタルメモリアドレ
ス設定用クロック発生手段の出力を入力とするｎｂｉｔ
アドレスカウンタ手段と、前記ｎｂｉｔアドレスカウン
タ手段からの出力のうち上位（ｎ−１）ｂｉｔを入力と
する書込アドレスカウンタ手段及び下位（ｎ−１）ｂｉ
ｔを入力とする読出しアドレスカウンタ手段、読出しア
ドレスリセット手段と前記書込みアドレスカウンタ手段
と前記読出しアドレスカウンタ手段とからの出力信号を
書込み・読出しアドレスデータセレクタ手段で選択し、
前記ディジタルメモリを制御する倍速再生装置。 - （２）１ビットのＡ／Ｄ・Ｄ／Ａコンバータに適応型デ
ルタ変調方式を用いる特許請求の範囲第１項記載の倍速
再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010147A JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010147A JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61169899A true JPS61169899A (ja) | 1986-07-31 |
| JPH0461357B2 JPH0461357B2 (ja) | 1992-09-30 |
Family
ID=11742166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010147A Granted JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61169899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152499A (ja) * | 1987-12-09 | 1989-06-14 | Matsushita Electric Ind Co Ltd | 倍速再生装置 |
-
1985
- 1985-01-22 JP JP60010147A patent/JPS61169899A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152499A (ja) * | 1987-12-09 | 1989-06-14 | Matsushita Electric Ind Co Ltd | 倍速再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461357B2 (ja) | 1992-09-30 |
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