JPH0549132B2 - - Google Patents
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- JPH0549132B2 JPH0549132B2 JP27480387A JP27480387A JPH0549132B2 JP H0549132 B2 JPH0549132 B2 JP H0549132B2 JP 27480387 A JP27480387 A JP 27480387A JP 27480387 A JP27480387 A JP 27480387A JP H0549132 B2 JPH0549132 B2 JP H0549132B2
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- JP
- Japan
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- signal
- digital data
- pulse response
- unit pulse
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
<産業上の利用分野>
本発明はデジタルアナログ変換器に係り、特に
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
<従来技術>
コンパクトデイスクプレーヤ(CDプレーヤ)
やデジタルテープ録音・再生装置(DAT装置)
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
やデジタルテープ録音・再生装置(DAT装置)
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
一般に使用されている音楽再生用のデジタルア
ナログ変換器(DA変換器という)は第8図に示
すように、サンブリング周期で入力されるデジタ
ルデータDTを直流電流I0に変換するデジタル・
電流変換部1と、サンプリングパルスPSが発生す
る毎に電流I0を電圧SD(第9図参照)に変換して
ホールドする電流・電圧変換器2と、出力電圧SD
を連続した滑めらかなアナログ信号SAに成形し
て出力するローパスフイルタ3を有して構成され
ている。尚、電流・電圧変換器2におけるスイツ
チSWの可動接点はサンプリングパルスPSにより
切り替わり、図示のa接点状態で積分器を構成し
て電流I0に応じた電圧SDを発生し、又b接点状態
ではホールド回路を構成して該電圧を保持する。
ナログ変換器(DA変換器という)は第8図に示
すように、サンブリング周期で入力されるデジタ
ルデータDTを直流電流I0に変換するデジタル・
電流変換部1と、サンプリングパルスPSが発生す
る毎に電流I0を電圧SD(第9図参照)に変換して
ホールドする電流・電圧変換器2と、出力電圧SD
を連続した滑めらかなアナログ信号SAに成形し
て出力するローパスフイルタ3を有して構成され
ている。尚、電流・電圧変換器2におけるスイツ
チSWの可動接点はサンプリングパルスPSにより
切り替わり、図示のa接点状態で積分器を構成し
て電流I0に応じた電圧SDを発生し、又b接点状態
ではホールド回路を構成して該電圧を保持する。
かかる音楽再生用のDA変換器で最も問題とな
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
このうち、変換精度と変換スピードはLSIのハ
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
第10図は位相歪の説明図であり、第10図a
は原オーデイオ信号波形5aと、1KHz成分波形
5bと、8KHz成分波形5cを示し、第10図b
はローパスフイルタ3(第8図)から出力される
オーデイオ信号波形6aと、1KHz成分波形6b
と、8KHz成分波形6cを示している。この波形
図からわかるように8KHz成分の位相の遅れが存
在するため出力オーデイオ信号6aは原オーデイ
オ信号5aに比べて異なつたものとなり、特に高
周波においての位相歪は大きく、ローパスの存在
は多大の音質劣化を招来する。
は原オーデイオ信号波形5aと、1KHz成分波形
5bと、8KHz成分波形5cを示し、第10図b
はローパスフイルタ3(第8図)から出力される
オーデイオ信号波形6aと、1KHz成分波形6b
と、8KHz成分波形6cを示している。この波形
図からわかるように8KHz成分の位相の遅れが存
在するため出力オーデイオ信号6aは原オーデイ
オ信号5aに比べて異なつたものとなり、特に高
周波においての位相歪は大きく、ローパスの存在
は多大の音質劣化を招来する。
又、パルス状信号が入力された時のローパスフ
イルタ出力は第11図に示すように立ち上がり部
7aで緩慢になると共にエンベロープ部7b及び
立ち下がり部7cで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
イルタ出力は第11図に示すように立ち上がり部
7aで緩慢になると共にエンベロープ部7b及び
立ち下がり部7cで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
このため、本願の発明者等は、第12図に示す
ように単位パルス応答信号SP(第13図参照)を
発生する単位パルス応答信号発生器1と、所定時
間ΔT毎にデジタルデータを発生するデジタルデ
ータ発生部2と、ある時刻において発生する単位
パルス応答信号に前記所定のデジタルデータを乗
算する乗算部3と、デジタルデータが乗算された
各単位パルス応答信号を合成してアナログ信号を
出力する合成部4を有するデジタルアナログ変換
器を提案している。
ように単位パルス応答信号SP(第13図参照)を
発生する単位パルス応答信号発生器1と、所定時
間ΔT毎にデジタルデータを発生するデジタルデ
ータ発生部2と、ある時刻において発生する単位
パルス応答信号に前記所定のデジタルデータを乗
算する乗算部3と、デジタルデータが乗算された
各単位パルス応答信号を合成してアナログ信号を
出力する合成部4を有するデジタルアナログ変換
器を提案している。
この提案されたデジタルアナログ変換器では、
単位パルス応答信号発生器1は所定時間ΔT間隔
で単位パルス応答信号波形SPを分割するとき
(第13図参照)、分割された各部分信号波形SK
(K=−4〜4)を第14図に示すように時間
ΔT毎に繰り返し発生し、デジタルデータ発生部
2は所定時間ΔT毎に発生する最新のデジタルデ
ータを内蔵のシフトレジスタに順次シフトしなが
ら記憶し、乗算部の各乗算型DA変換器は部分波
形信号SKと該部分波形信号に対応するシフトレ
ジスタに記憶されている所定のデジタル値VKを
それぞれ乗算し、合成部4は各乗算回路から出力
される信号を合成してアナログ信号SA(=ΣSK・
VK(K=−4〜4))を出力するようにしている。
単位パルス応答信号発生器1は所定時間ΔT間隔
で単位パルス応答信号波形SPを分割するとき
(第13図参照)、分割された各部分信号波形SK
(K=−4〜4)を第14図に示すように時間
ΔT毎に繰り返し発生し、デジタルデータ発生部
2は所定時間ΔT毎に発生する最新のデジタルデ
ータを内蔵のシフトレジスタに順次シフトしなが
ら記憶し、乗算部の各乗算型DA変換器は部分波
形信号SKと該部分波形信号に対応するシフトレ
ジスタに記憶されている所定のデジタル値VKを
それぞれ乗算し、合成部4は各乗算回路から出力
される信号を合成してアナログ信号SA(=ΣSK・
VK(K=−4〜4))を出力するようにしている。
<発明が解決しようとしている問題点>
この提案されているデジタルアナログ変換器に
よれば位相歪の無い連続アナログ信号を発生する
ことができるという利点があるが、乗算型DA変
換器に入力される部分信号波形SKが第14図に
示すようにΔT毎に不連続となるため、該乗算型
DA変換器のセトリング時間の制限から、合成部
4から出力されるアナログ信号SAにΔT毎にスパ
イク状のノイズが乗つてしまうという問題があ
る。尚、第15図に単位パルスUPを入力した時
のアナログ信号SAの波形を示す。単位パルスUP
を入力した場合にはアナログ信号SAは第13図
に示す波形とならなければならないが、前述の乗
算型DA変換器のセトリングタイムの制限に起因
してΔT毎にスパイク状のノイズが乗つた波形と
なつている。
よれば位相歪の無い連続アナログ信号を発生する
ことができるという利点があるが、乗算型DA変
換器に入力される部分信号波形SKが第14図に
示すようにΔT毎に不連続となるため、該乗算型
DA変換器のセトリング時間の制限から、合成部
4から出力されるアナログ信号SAにΔT毎にスパ
イク状のノイズが乗つてしまうという問題があ
る。尚、第15図に単位パルスUPを入力した時
のアナログ信号SAの波形を示す。単位パルスUP
を入力した場合にはアナログ信号SAは第13図
に示す波形とならなければならないが、前述の乗
算型DA変換器のセトリングタイムの制限に起因
してΔT毎にスパイク状のノイズが乗つた波形と
なつている。
以上から、本発明の目的は位相歪の無い連続ア
ナログ信号を発生することができるDA変換器を
提供することである。
ナログ信号を発生することができるDA変換器を
提供することである。
本発明の更に別の目的はDA変換により得られ
るアナログ信号にスパイク状のノイズ等を乗るこ
とのない精度の良いアナログ信号が得られるDA
変換器を提供することである。
るアナログ信号にスパイク状のノイズ等を乗るこ
とのない精度の良いアナログ信号が得られるDA
変換器を提供することである。
<問題点を解決するための手段>
第1図は本発明の概略説明図である。
10は所定時間間隔でデジタルデータを発生す
るデジタルデータ発生部、11はデジタルデータ
を順次循環的にラツチするラツチ部、12は単位
パルス応答信号発生器、13はラツチ部と単位パ
ルス応答信号発生器とに接続された乗算部、14
は乗算部から出力される複数の信号を合成してア
ナログ信号SAを出力する合成部である。
るデジタルデータ発生部、11はデジタルデータ
を順次循環的にラツチするラツチ部、12は単位
パルス応答信号発生器、13はラツチ部と単位パ
ルス応答信号発生器とに接続された乗算部、14
は乗算部から出力される複数の信号を合成してア
ナログ信号SAを出力する合成部である。
<作用>
デジタルデータ発生部10から所定時間ΔT
(=1/fS)毎に発生するデジタルデータを順次
循環的にn(たとえば9)個のラツチ回路11-4,
11-3,…113,114にラツチすると共に、単
位パルス応答信号発生器12から所定時間ΔTの
時間遅れを持たせてn個の単位パルス応答信号
SP-4,SP-3,…SP3,SP4をそれぞれn・ΔTの
周期で繰り返して発生する。n個の乗算型DA変
換器13-4,13-3,…133,134はn個の単
位パルス応答信号SP-4,SP-3,……SP3,SP4に
デジタルデータV-4,V-3,…V3,V4をそれぞれ
a・′fSの速度で(ΔTの間にa回)乗算し、合成
部14は各乗算型AD変換器の出力を合成してア
ナログ信号SAを出力する。
(=1/fS)毎に発生するデジタルデータを順次
循環的にn(たとえば9)個のラツチ回路11-4,
11-3,…113,114にラツチすると共に、単
位パルス応答信号発生器12から所定時間ΔTの
時間遅れを持たせてn個の単位パルス応答信号
SP-4,SP-3,…SP3,SP4をそれぞれn・ΔTの
周期で繰り返して発生する。n個の乗算型DA変
換器13-4,13-3,…133,134はn個の単
位パルス応答信号SP-4,SP-3,……SP3,SP4に
デジタルデータV-4,V-3,…V3,V4をそれぞれ
a・′fSの速度で(ΔTの間にa回)乗算し、合成
部14は各乗算型AD変換器の出力を合成してア
ナログ信号SAを出力する。
<実施例>
第2図に示すように時間軸を所定時間ΔT毎に
区分し、各タイムスロツトTK(k=…T-4,T-3,
T-2,T-1,T0,T1,T2,T3,T4,…)におけ
る離散時間信号値(デジタル値)を第3図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
を時間軸に沿つて重ね合わせることによつて得ら
れる。
区分し、各タイムスロツトTK(k=…T-4,T-3,
T-2,T-1,T0,T1,T2,T3,T4,…)におけ
る離散時間信号値(デジタル値)を第3図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
を時間軸に沿つて重ね合わせることによつて得ら
れる。
第4aはタイムスロツトT0における単位パル
ス信号であり、第4bは単位パルス信号に対する
単位パルス応答信号波形で、1実施例としてのス
プライン信号波形である。尚、注日すべきは単位
パルス応答信号は時間軸上−∞から+∞迄全区間
に渡つて存在し、かつ時刻がタイムスロツトT0
から−∞あるいは+∞に向かうに従つて急激に減
衰する点である。
ス信号であり、第4bは単位パルス信号に対する
単位パルス応答信号波形で、1実施例としてのス
プライン信号波形である。尚、注日すべきは単位
パルス応答信号は時間軸上−∞から+∞迄全区間
に渡つて存在し、かつ時刻がタイムスロツトT0
から−∞あるいは+∞に向かうに従つて急激に減
衰する点である。
以上から、第3図に示す離散時間信号RTSの
うちタイムスロツトT-1,T0,T1におけるデジ
タルデータV-1,V0,V1のみに着目すると、各
デジタルデータV-1,V0,V1に対するパルス応
答信号M-1,M0,M1は第5図の点線、実線、一
点鎖線で示すようになるから、これらを古いタイ
ムスロツトTK(k=−∞、…−2、−1、0、1、
2、…∞)から時間ΔT毎に順に合成して出力す
ることにより3つのデジタルデータV-1,V0,
V1に対する連続時間信号が得られる。尚、第5
図における各パルス応答信号M-1,M0,M1はそ
れぞれ単位パルス応答信号SP(第4b参照)を
V-1,V0,V1倍したものである。
うちタイムスロツトT-1,T0,T1におけるデジ
タルデータV-1,V0,V1のみに着目すると、各
デジタルデータV-1,V0,V1に対するパルス応
答信号M-1,M0,M1は第5図の点線、実線、一
点鎖線で示すようになるから、これらを古いタイ
ムスロツトTK(k=−∞、…−2、−1、0、1、
2、…∞)から時間ΔT毎に順に合成して出力す
ることにより3つのデジタルデータV-1,V0,
V1に対する連続時間信号が得られる。尚、第5
図における各パルス応答信号M-1,M0,M1はそ
れぞれ単位パルス応答信号SP(第4b参照)を
V-1,V0,V1倍したものである。
以上はデジタルデータが3つの場合であるが、
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々9個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における9つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々9個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における9つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
第6図は本発明にかかるデジタルアナログ変換
器のブロツク図であり、1チヤンネル分(たとえ
ばL−チヤンネル)を示している。図中、10は
デジタルデータ発生部、11はラツチ部、12は
単位パルス応答信号発生器、13はデジタルデー
タ発生部と単位パルス応答信号発生器に接続され
た乗算部、14は乗算部から出力される複数の信
号を合成してアナログ信号SAを出力する合成部
である。
器のブロツク図であり、1チヤンネル分(たとえ
ばL−チヤンネル)を示している。図中、10は
デジタルデータ発生部、11はラツチ部、12は
単位パルス応答信号発生器、13はデジタルデー
タ発生部と単位パルス応答信号発生器に接続され
た乗算部、14は乗算部から出力される複数の信
号を合成してアナログ信号SAを出力する合成部
である。
デジタルデータ発生部10は各種クロツク信号
CFS、LRCKを発生すると共に所定時間ΔT間隔で
たとえば16ビツトのデジタルデータVK(第3図参
照)を発生するデータ出力部10aと、ΔT毎に
発生するクロツク信号LRCKを入力されて順次線
l-4,…l-1,l0,l1…l4にラツチイネーブル信号を
発生するタイミング回路10bを有している。
尚、ΔTはデジタルデータのサンプリング時間で
あり、サンプリング周波数をfSとすればΔT=
1/fSである。又、クロツク信号CFSの周波数は
たとえばサンプリング周波数の64倍(=64・fS)
である。
CFS、LRCKを発生すると共に所定時間ΔT間隔で
たとえば16ビツトのデジタルデータVK(第3図参
照)を発生するデータ出力部10aと、ΔT毎に
発生するクロツク信号LRCKを入力されて順次線
l-4,…l-1,l0,l1…l4にラツチイネーブル信号を
発生するタイミング回路10bを有している。
尚、ΔTはデジタルデータのサンプリング時間で
あり、サンプリング周波数をfSとすればΔT=
1/fSである。又、クロツク信号CFSの周波数は
たとえばサンプリング周波数の64倍(=64・fS)
である。
ラツチ部11はn(=9)個のラツチ回路11
-4,…11-1,110,111,…114を有し、デ
ータ出力部10aからΔT毎に発生するデジタル
データVKをラツチイネーブル信号により順次循
環的に記憶するようになつている。すなわち、デ
ータ出力部10aからΔT毎に発生するデジタル
データをまずラツチ回路11- 4に記憶し、ついで
次のデジタルデータをラツチ回路11-3に記憶
し、以後同様に順次デジタルデータをラツチ回路
11-2,11-1,110,…114に格納し、n+
1(=10)個目のデータから再びラツチ回路11
-4,11-3,…に循環的にデジタルデータを格納
し、以後n個のデータ毎に同様の記憶サイクルを
行う。
-4,…11-1,110,111,…114を有し、デ
ータ出力部10aからΔT毎に発生するデジタル
データVKをラツチイネーブル信号により順次循
環的に記憶するようになつている。すなわち、デ
ータ出力部10aからΔT毎に発生するデジタル
データをまずラツチ回路11- 4に記憶し、ついで
次のデジタルデータをラツチ回路11-3に記憶
し、以後同様に順次デジタルデータをラツチ回路
11-2,11-1,110,…114に格納し、n+
1(=10)個目のデータから再びラツチ回路11
-4,11-3,…に循環的にデジタルデータを格納
し、以後n個のデータ毎に同様の記憶サイクルを
行う。
単位パルス応答信号発生器12はn(=9)個
のタイムスロツト幅(=n・ΔT)の単位パルス
応答信号(第4図b参照)を、サンプリング時間
ΔTの時間遅れを持たせて順次線L-4,…L-1,
L0,L1,…L4に繰り返し発生するものである。
すなわち、単位パルス応答信号発生器12は、n
(=9)個の信号発生部12-4,…12-1,12
0,121,…124を有し、各信号発生部は第7
図に示すように順次ΔTづつ遅れた周期T(=
n・ΔT)の単位パルス応答信号SP-4,…SP-1,
SP0,SP1,…SP4を繰り返し発生する。
のタイムスロツト幅(=n・ΔT)の単位パルス
応答信号(第4図b参照)を、サンプリング時間
ΔTの時間遅れを持たせて順次線L-4,…L-1,
L0,L1,…L4に繰り返し発生するものである。
すなわち、単位パルス応答信号発生器12は、n
(=9)個の信号発生部12-4,…12-1,12
0,121,…124を有し、各信号発生部は第7
図に示すように順次ΔTづつ遅れた周期T(=
n・ΔT)の単位パルス応答信号SP-4,…SP-1,
SP0,SP1,…SP4を繰り返し発生する。
尚、各単位パルス応答信号SPKはデジタル的に
発生される。すなわち、n・ΔT幅の単位パルス
応答信号SPKを1/(64・fS)の間隔でデジタル
化したデータをROMにアドレス順に記憶してお
き、周波数64・fSのクロツク信号CFSが発生する
毎に順次データをアドレス順にROMから読み取
つてDA変換して単位パルス応答信号として出力
する。ただし、各単位パルス応答信号の終端は零
に補正されている。
発生される。すなわち、n・ΔT幅の単位パルス
応答信号SPKを1/(64・fS)の間隔でデジタル
化したデータをROMにアドレス順に記憶してお
き、周波数64・fSのクロツク信号CFSが発生する
毎に順次データをアドレス順にROMから読み取
つてDA変換して単位パルス応答信号として出力
する。ただし、各単位パルス応答信号の終端は零
に補正されている。
乗算部13はn個(9個)の乗算型DA変換器
(MDAC)13-4〜134を有し、乗算型DA変換
器13-4はラツチ回路11c-4に記憶されたデジ
タルデータV-4と単位パルス応答信号SP-4とを乗
算してアナログ信号M-4を出力し、乗算型DA変
換器13-3はラツチ回路11c-3に記憶されたデ
ジタルデータV-3と単位パルス応答信号SP-3とを
乗算してアナログ信号M-3を出力し、以下同様に
各乗算型DA変換器13Kはラツチ回路11cKに記
憶されたデジタルデータVKと単位パルス応答信
号SPKを乗算してアナログ信号MKを出力する。
尚、アナログ信号M-1,M0,M1の波形はそれぞ
れ第5図における点線、実線、一点鎖線で示すよ
うになる。
(MDAC)13-4〜134を有し、乗算型DA変換
器13-4はラツチ回路11c-4に記憶されたデジ
タルデータV-4と単位パルス応答信号SP-4とを乗
算してアナログ信号M-4を出力し、乗算型DA変
換器13-3はラツチ回路11c-3に記憶されたデ
ジタルデータV-3と単位パルス応答信号SP-3とを
乗算してアナログ信号M-3を出力し、以下同様に
各乗算型DA変換器13Kはラツチ回路11cKに記
憶されたデジタルデータVKと単位パルス応答信
号SPKを乗算してアナログ信号MKを出力する。
尚、アナログ信号M-1,M0,M1の波形はそれぞ
れ第5図における点線、実線、一点鎖線で示すよ
うになる。
合成部14は周知のアナログ加算器の構成を有
し、各乗算型DA変換器13-4〜134から出力さ
れるアナログ信号MK(=SPK・VK)を合成して出
力する。従つて、タイムスロツトT0(第7図参
照)において合成部14から出力されるアナログ
信号(連続時間信号)SAは SA=ΣVK・SPK(K=−4〜4) となる。尚、周期T(=n・ΔT)毎にV-4が更新
され、以後ΔT毎に順次V-3,V-2,V-1,V0,
V1,…V4が更新されてゆき、その結果SAはデジ
タルデータに応じた連続アナログ信号となる。
し、各乗算型DA変換器13-4〜134から出力さ
れるアナログ信号MK(=SPK・VK)を合成して出
力する。従つて、タイムスロツトT0(第7図参
照)において合成部14から出力されるアナログ
信号(連続時間信号)SAは SA=ΣVK・SPK(K=−4〜4) となる。尚、周期T(=n・ΔT)毎にV-4が更新
され、以後ΔT毎に順次V-3,V-2,V-1,V0,
V1,…V4が更新されてゆき、その結果SAはデジ
タルデータに応じた連続アナログ信号となる。
<発明の効果>
以上本発明によれば、単位パルス応答信号発生
器12から連続的な滑めらかな単位パルス応答信
号SPKを発生し、該単位パルス応答信号SPKとデ
ジタルデータVKを乗算型DA変換器13Kで乗算
して合成出力するように構成したから精度のよい
スパイク状のノイズが乗ることのないアナログ信
号SAが得られる。
器12から連続的な滑めらかな単位パルス応答信
号SPKを発生し、該単位パルス応答信号SPKとデ
ジタルデータVKを乗算型DA変換器13Kで乗算
して合成出力するように構成したから精度のよい
スパイク状のノイズが乗ることのないアナログ信
号SAが得られる。
第1図は本発明の概略説明図、第2図乃至第5
図は本発明の原理説明図であり、第2図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第3図は各タイムスロツトにおけるデジタル
データ説明図、第4図は単位パルス応答である1
実施例としての信号波形図、第5図は3つの連続
したデジタル信号に対するパルス応答信号波形
図、第6図は本発明にかかるデジタルアナログ変
換器のブロツク図、第7図は第6図における単位
パルス応答信号発生器の出力波形図、第8図はは
従来のデジタルアナログ変換器のブロツク図、第
9図はその各部波形図、第10図及び第11図は
従来のデジタルアナログ変換器における位相歪、
波形歪説明図、第12図乃至第14図は提案され
ているデジタルアナログ変換器の概略を説明する
ための説明図、第15図は従来の欠点を説明する
ための波形図である。 10……デジタルデータ発生部、11……ラツ
チ部、11-4〜114……ラツチ回路、12……
単位パルス応答信号発生器、13……乗算部、1
3-4〜134……乗算型DA変換器、14……合成
部。
図は本発明の原理説明図であり、第2図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第3図は各タイムスロツトにおけるデジタル
データ説明図、第4図は単位パルス応答である1
実施例としての信号波形図、第5図は3つの連続
したデジタル信号に対するパルス応答信号波形
図、第6図は本発明にかかるデジタルアナログ変
換器のブロツク図、第7図は第6図における単位
パルス応答信号発生器の出力波形図、第8図はは
従来のデジタルアナログ変換器のブロツク図、第
9図はその各部波形図、第10図及び第11図は
従来のデジタルアナログ変換器における位相歪、
波形歪説明図、第12図乃至第14図は提案され
ているデジタルアナログ変換器の概略を説明する
ための説明図、第15図は従来の欠点を説明する
ための波形図である。 10……デジタルデータ発生部、11……ラツ
チ部、11-4〜114……ラツチ回路、12……
単位パルス応答信号発生器、13……乗算部、1
3-4〜134……乗算型DA変換器、14……合成
部。
Claims (1)
- 【特許請求の範囲】 1 アナログ信号を所定時間ΔTの周期でデジタ
ル化したデジタルデータを入力され、該デジタル
データをアナログ信号に変換して出力するデジタ
ルアナログ変換器において、 単位パルス応答信号を所定時間ΔT遅延させて
順次n個繰返して発生すると共に各単位パルス応
答信号の時間幅をn・ΔTとする単位パルス応答
信号発生器と、 第1〜第n記憶回路を備え、ΔT毎に入力され
るデジタルデータを順次第1記憶回路、第2記憶
回路、第3記憶回路、…、第n記憶回路に記憶
し、以後同様にデジタルデータを第1〜第n記憶
回路に循環的に記憶する記憶部と、 n個の各単位パルス応答信号に各単位パルス応
答信号に対応する記憶回路に記憶されているデジ
タルデータをそれぞれ乗算して振幅制御されたア
ナログ信号を出力するn個の乗算型DA変換器
と、 各乗算型DA変換器の出力を合成してアナログ
信号を出力する合成部を有することを特徴とする
デジタルアナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27480387A JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27480387A JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01117423A JPH01117423A (ja) | 1989-05-10 |
JPH0549132B2 true JPH0549132B2 (ja) | 1993-07-23 |
Family
ID=17546784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27480387A Granted JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01117423A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0681051B2 (ja) * | 1987-10-30 | 1994-10-12 | 亮一 森 | デジタルアナログ変換方式 |
US7183857B2 (en) | 2002-01-24 | 2007-02-27 | Maxim Integrated Products Inc. | Single supply direct drive amplifier |
US7061327B2 (en) | 2002-01-24 | 2006-06-13 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
US8000113B2 (en) | 2009-04-07 | 2011-08-16 | Maxim Integrated Products, Inc. | Efficient power regulation for class-E amplifiers |
US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
-
1987
- 1987-10-30 JP JP27480387A patent/JPH01117423A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH01117423A (ja) | 1989-05-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |