JPS6035514A - Photolithographic pattern - Google Patents
Photolithographic patternInfo
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- JPS6035514A JPS6035514A JP58143819A JP14381983A JPS6035514A JP S6035514 A JPS6035514 A JP S6035514A JP 58143819 A JP58143819 A JP 58143819A JP 14381983 A JP14381983 A JP 14381983A JP S6035514 A JPS6035514 A JP S6035514A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明はホトリソグラフィ技術に関し、特にそのパター
ン合せ精度の向上を図りかつ一方では半導体技術に適用
したときにはチップ歩留りの向上ン実現できるホトリソ
グラフィパターンＫ（ｌｌｉｌ−するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to photolithography technology, and in particular to a photolithography pattern K (llil - to do.
例えばＩＣ，ＬＳＩ等の半導体製造技術に利用されるホ
トリソグラフィ技術では、パターン原画としてのレチク
ルをウェーハやホトマスクの基板に節句けてパターン形
成を行なっている。この焼付けに際してはレチクルとウ
ェーハやホトマスクとの基板とを正確に位置合せする必
要がある。通常ではパターンの一部にアラインマークな
設は又位置決めケ行なっている（雑誌［電子材料ｊ １
９８１年別冊超Ｌ Ｓ Ｉ Ｗ造・試験装置ガイドブッ
クのＰ１０３〜１０９）。この種のパターンｔ１ウェー
ハからのチップ取得数増加のため略方形をしたチップパ
ターン間に形成される桝目状のスクライブライン内にア
ラインマークとして形成することが考えられる。For example, in photolithography technology used in semiconductor manufacturing technology for ICs, LSIs, etc., a reticle, which serves as a pattern original, is placed on a wafer or a photomask substrate to form a pattern. During this printing, it is necessary to accurately align the reticle and the substrate such as a wafer or photomask. Usually, an alignment mark is provided on a part of the pattern for positioning (Magazine [Electronic Materials J 1
(P103-109 of the 981 special edition Super LSI W Construction and Testing Equipment Guidebook). In order to increase the number of chips obtained from this type of pattern t1 wafer, it is conceivable to form alignment marks in square scribe lines formed between substantially rectangular chip patterns.
ところで近年ではホトレジ精度の向上乞目的として、１
０：１の縮小投影技術を利用して焼付けを行なうことが
提案されている。この方式ではレチクルに形成したチッ
プパターンと共にアラインマークも１０分の１に縮小さ
れることになり、ウェーハやホトマスクの基板上におけ
る位置合せが極めて困難になると考えられる。このため
、従来では通常６０μｍの幅のスクライプラインを２．
５倍の１５０μｍ程度にまで拡幅してアラインマークを
形成し、前述の位置合せの容易化および位置合せ精度の
向上を図４）ことが考えられる。しかし、これではスク
ライブラインを拡幅した分だり“チップサイメを低減す
るか、または同一チップサイズを確保するためＫはチッ
プ数を低減しなければならず歩留の低下を生じることＫ
なる。By the way, in recent years, 1.
It has been proposed to perform printing using a 0:1 reduction projection technique. In this method, the alignment mark as well as the chip pattern formed on the reticle will be reduced to one-tenth, making it extremely difficult to align the wafer or photomask on the substrate. For this reason, in the past, a scribe line with a width of 60 μm was usually set at 2.
It is conceivable to form an alignment mark by expanding the width five times to about 150 μm to facilitate the above-mentioned alignment and improve alignment accuracy (FIG. 4). However, in this case, the number of chips must be reduced in order to widen the scribe line, reduce the chip size, or secure the same chip size, resulting in a decrease in yield.
Become.
本発明の目的はスクライブラインの拡幅をする′ことな
くアラインマークを必要な大寸法に形成でき、これによ
り合せ精度の向上を図ると共に“１−ツブ数の低減を防
止してチップ取得歩留りの向上を達成することのできる
ホトリソグラフィパターンを提供することにある。The purpose of the present invention is to be able to form alignment marks to the necessary large dimensions without widening the scribe line, thereby improving alignment accuracy and improving chip yield by preventing a reduction in the number of scribes. The objective is to provide a photolithography pattern that can achieve the following.
本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあき〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。The above and other objects and novel features of the present invention are:
Based on the description of this specification and the accompanying drawings [Summary of the Invention] A brief summary of typical inventions disclosed in this application is as follows.
すなわち、スクライブラインを部分的に拡幅し、チップ
の有効パターンと干渉しない領域内でアラインマークな
形成することにより、スクライブラインを全体的に拡幅
する必要がない一方でアラインマークの大寸法化を図り
、これにより合せ精度を向上しかつチップ取得歩留の向
上を達成するものである。In other words, by partially widening the scribe line and forming an alignment mark in a region that does not interfere with the effective pattern of the chip, it is not necessary to widen the entire scribe line, while increasing the size of the alignment mark. This improves alignment accuracy and improves chip yield.
第１図は本発明のホトリソグラフィパターンを半導体集
積回路装置の製造用レチクルに適用した例であり、その
要部を第２図に示す。図示のように、レチクル１は１０
；１縮小投影用のチップパターン２を４個形成している
。例えばこのチップパターン２７１０分の１に縮小して
ステップ＆リピート露光することにより１０分の１寸法
のウェーハパターンやホトマスクパターンをウェーハ上
に桝目状に多数個形成できる。前記チップパターン２間
にはスクライブライン３を形成しており本実施例ではこ
のスクライブライン３の縦方向にアラインマーク４を形
成している。FIG. 1 shows an example in which the photolithography pattern of the present invention is applied to a reticle for manufacturing a semiconductor integrated circuit device, and the main part thereof is shown in FIG. As shown, reticle 1 is 10
;Four chip patterns 2 for 1-reduction projection are formed. For example, by reducing the size of this chip pattern to 1/2710 and performing step-and-repeat exposure, it is possible to form a large number of 1/10 wafer patterns or photomask patterns in a grid pattern on the wafer. A scribe line 3 is formed between the chip patterns 2, and in this embodiment, an alignment mark 4 is formed in the vertical direction of the scribe line 3.
第２図に詳細を示すように、前記スクライブライン３は
、１個のチップパターン２に対して３つの部位でその幅
寸法を部分的に増太し拡幅部５を形成している。この拡
幅部５はスクライブライン３に囲まれたチップパターン
２の有効パターン６の周囲に設けている余裕部７にまで
侵入するように形成しており、各拡幅部５が略方形とな
るように構成している。換言すればスクライブライン３
を所間ドツグボーン状に形成している。この構成によれ
ば、スクライブライン３０幅寸法が６０μｍの場合にも
余裕部７０幅寸法５０μｍを両側に加えると拡幅部５０
寸法を１６０μｍに設定できる。As shown in detail in FIG. 2, the width of the scribe line 3 is partially increased at three locations for one chip pattern 2 to form widened portions 5. The widened portions 5 are formed so as to penetrate into the margin 7 provided around the effective pattern 6 of the chip pattern 2 surrounded by the scribe line 3, and each widened portion 5 is approximately rectangular. It consists of In other words, scribe line 3
is formed into a dogbone shape. According to this configuration, even when the width of the scribe line 30 is 60 μm, if the width of the margin portion 70 is added to both sides by 50 μm, the widened portion 50
The dimension can be set to 160 μm.
そして、これら各拡幅部５内には可及的に大寸法にＸ字
および十字のアラインマーク４を夫々形成しているので
ある。なお、第１図において、左端のスクライブライン
３が離間して部分的に形成されている。ステップ＆リピ
ート露光をくり返す際に、第１目の右端のアライメント
マーク４が前記スクライプライン３０部分的に欠けてい
る部分に位置させられ露光される。このときアライメン
トマークが忠実にウェーハ上に転写されるようにするた
めである。これによってアライメントマークを確実に形
成できアライメント精度を向上できる。In each of these widened portions 5, X-shaped and cross-shaped alignment marks 4 are respectively formed as large as possible. In addition, in FIG. 1, the scribe line 3 at the left end is partially formed at a distance. When step-and-repeat exposure is repeated, the alignment mark 4 at the right end of the first eye is positioned in the partially missing portion of the scribe line 30 and exposed. This is to ensure that the alignment mark is faithfully transferred onto the wafer at this time. This allows alignment marks to be reliably formed and alignment accuracy to be improved.
したがってこの構成によれば、スクライブライン３ｙ！
−従来よりも小さい幅寸法に形成しているのでチップパ
ターン２０寸法を小さくする必要はなく、これにより有
効パターン６０寸法も小さくなることはない。換言すれ
ば、同一サイズのチップパターンを得る場合にもスクラ
イブライン３を小幅にした分だけレチクル全体を小面積
にでき、したがってこのレチクルにてウェーハやホトマ
スクにチップパターンを整列形成したときＫはデツプパ
ターン数を増やしてウェーハにオ６けるチップ取得数を
向上できる。Therefore, according to this configuration, scribe line 3y!
- Since the chip pattern 20 is formed to have a width smaller than that of the conventional chip pattern, there is no need to reduce the size of the chip pattern 20, and thereby the effective pattern 60 size does not become smaller. In other words, even when obtaining chip patterns of the same size, the area of the entire reticle can be reduced by making the width of the scribe line 3 smaller. Therefore, when chip patterns are aligned and formed on a wafer or photomask using this reticle, K is a depth pattern. By increasing the number of chips, it is possible to improve the number of chips that can be put on a wafer.
一方、スクライブライン３の小幅化に拘らず、アライン
マーク４は拡幅部５に形成して約１５０μｍのサイズに
形成しているので、１０：１に縮小投影された場合しこ
も位置合せ（アライメント）に必要な大きさｔ確保でき
、位置合せを容易なものにできると共に合せ精度を向上
することができる。また、自動位置合せ（オートアライ
メント）も可能とされる。On the other hand, despite the narrowing of the scribe line 3, the alignment mark 4 is formed in the widened part 5 and has a size of approximately 150 μm, so even when projected at a scale of 10:1, alignment is possible. The necessary size t can be secured, alignment can be facilitated, and alignment accuracy can be improved. Furthermore, automatic alignment is also possible.
（１１スクライプラインに部分的に拡幅部を形成し、こ
の拡幅部内にアラインマークな形成したパターンとして
いるので、大寸法のアラインマークに対してスクライプ
ラインの幅寸法を小さくでき、こ゛れによりチップサイ
ズの低減を防＋Ｊ−Ｌ 、チップの取得歩留を向上でき
る。(Since a widened part is partially formed in the 11 scribe line, and the pattern is formed as an alignment mark in this widened part, the width of the scribe line can be made small for a large alignment mark, and this makes it possible to reduce the chip size. +J-L can be prevented from decreasing, and the yield of chips can be improved.
（２）スクライプラインを小幅にする一方でアラインマ
ークを大寸法にできるので、縮小投影した場合にも必要
な大きさを確保でき、位置合せを容易に行なうことがで
きると共に合せ精度を向上することができ、しかも自動
位置合せを可能にする。(2) Since the alignment mark can be made large while reducing the width of the scribe line, the necessary size can be secured even when reduced projection is performed, alignment can be easily performed, and alignment accuracy can be improved. Moreover, automatic alignment is possible.
（３）スクライプラインを小幅に形成できるので、ウェ
ーハのスクライブ時のガイド機能を高精度なものとし、
チップパターンの余裕部へのスクライブのはみ出しを抑
制して均一サイズのチップ切断を行なうことができる。(3) Since the scribe line can be formed with a small width, the guide function when scribing the wafer is highly accurate,
Chips of uniform size can be cut by suppressing the protrusion of the scribe into the margin of the chip pattern.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、拡幅部はス
クライプライン上に２個或いは１個、更には４個以上設
けてもよくチップサイズに応じて任意に設定できる。ま
た、スクライプラインや拡幅部の寸法は前述の司法に限
られず、縮小倍率（４：１，２：１等）Ｋ応じて変える
ことができる。更にアラインマークの形状も適宜に変更
できる。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, two or one widened portion, or even four or more widened portions may be provided on the scribe line, and can be arbitrarily set according to the chip size. Furthermore, the dimensions of the scribe line and widened portion are not limited to the above-mentioned dimensions, but can be changed depending on the reduction ratio (4:1, 2:1, etc.). Furthermore, the shape of the alignment mark can also be changed as appropriate.
以上の説明では主として本発明者によってなされた発明
ｔその背景となった利用分野である半導体集積回路装置
用のホトリソグラフィパターンに適用した場合について
説明したが、それに限定されるものではなく、たとえば
トランジスタ、ダイオード等の半導体素子或いは半導体
素子以外のホトリソグラフィ技術に適用することができ
る。In the above description, the invention made by the present inventor was mainly applied to photolithography patterns for semiconductor integrated circuit devices, which is the background field of application, but the present invention is not limited thereto. The present invention can be applied to semiconductor devices such as diodes, and photolithography techniques other than semiconductor devices.
第１図は本発明乞レチクルに施した実施例の全体平面図
、
第２図は要部の拡大図である。
１・・・レチクル、２・・・チップパターン、３・・°
スクライプライン、４・・・アラインマーク、５・・・
拡幅部、６・・・有効パターン、７・・・余裕部。
第１頁の続き
■発明者三原 孝子
＠発明者肥１）宏之
小平市上水本町１４７９１地 日立マイクロコンピュー
タエンジニアリング株式会社内
小平市上水木町１４５幡地 株式会社日立製作所デバイ
ス開発センタ内FIG. 1 is an overall plan view of an embodiment of the reticle according to the present invention, and FIG. 2 is an enlarged view of the main parts. 1...Reticle, 2...Chip pattern, 3...°
Scripe line, 4... Align mark, 5...
Widened portion, 6... Effective pattern, 7... Surplus portion. Continuing from page 1 ■ Inventor Takako Mihara @ Inventor Hi 1) Hiroyuki 14791 Kamimizu Honmachi, Kodaira City Hitachi Microcomputer Engineering Co., Ltd. Hitachi Microcomputer Engineering Co., Ltd. Hitachi, Ltd. Device Development Center
Claims (1)
少なくとも一部の幅寸法を大きくして拡幅部を形成し、
この拡幅部内にアラインマークな形成したことを特徴と
するホトリソグラフィパターン。 ２、拡幅部によってスクライプラインを所謂ドツグボー
ン状に形成してなる特許請求の範囲第１項記載のホトリ
ソグラフィパターン。 ３、拡幅部をデツプパターンの有効パターン周囲に設け
た余裕部に形成してなる特許請求の範囲第】項又は第２
項記載のホトリソグラフィパターン。[Claims] 1. The width of at least a portion of the scribe line formed between the chip patterns is increased to form a widened portion;
A photolithography pattern characterized by an alignment mark formed within this widened portion. 2. The photolithography pattern according to claim 1, wherein the scribe line is formed in a so-called dogbone shape by the widened portion. 3. Claim No. 1 or 2, in which the widened portion is formed in a margin provided around the effective pattern of the depth pattern
Photolithographic pattern as described in Section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143819A JPS6035514A (en) | 1983-08-08 | 1983-08-08 | Photolithographic pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143819A JPS6035514A (en) | 1983-08-08 | 1983-08-08 | Photolithographic pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035514A true JPS6035514A (en) | 1985-02-23 |
Family
ID=15347690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143819A Pending JPS6035514A (en) | 1983-08-08 | 1983-08-08 | Photolithographic pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035514A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051807A (en) * | 1987-04-07 | 1991-09-24 | Seiko Epson Corporation | Integrated semiconductor structure with incorporated alignment markings |
| US5496777A (en) * | 1993-08-26 | 1996-03-05 | Oki Electric Industry Co., Ltd. | Method of arranging alignment marks |
| KR100723473B1 (en) * | 2001-09-21 | 2007-05-31 | 삼성전자주식회사 | Wafer with align mark |
| US7989803B2 (en) | 2005-01-12 | 2011-08-02 | Panasonic Corporation | Manufacturing method for semiconductor chips and semiconductor wafer |
-
1983
- 1983-08-08 JP JP58143819A patent/JPS6035514A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051807A (en) * | 1987-04-07 | 1991-09-24 | Seiko Epson Corporation | Integrated semiconductor structure with incorporated alignment markings |
| US5496777A (en) * | 1993-08-26 | 1996-03-05 | Oki Electric Industry Co., Ltd. | Method of arranging alignment marks |
| KR100723473B1 (en) * | 2001-09-21 | 2007-05-31 | 삼성전자주식회사 | Wafer with align mark |
| US7989803B2 (en) | 2005-01-12 | 2011-08-02 | Panasonic Corporation | Manufacturing method for semiconductor chips and semiconductor wafer |
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