JPS6116544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6116544A JPS6116544A JP13760884A JP13760884A JPS6116544A JP S6116544 A JPS6116544 A JP S6116544A JP 13760884 A JP13760884 A JP 13760884A JP 13760884 A JP13760884 A JP 13760884A JP S6116544 A JPS6116544 A JP S6116544A
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- JP
- Japan
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- substrate
- layer
- insulating
- insulating layer
- except
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体で分離された集積回路の構造を有す゛る
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
従来この種の半導体装置の製造方法としてサファイア（
Ａｌｔｏｎ）またはスピネル（ＭｇＡＪｔＯａ）等の絶
縁物上に単結晶シリコンをエピタキシャル成長させその
エピタキシャル層に素子を形成する方法が行なわれてい
る。しかし、サファイアまたはスピネル上にエピタキシ
ャル成長されたシリコン単結晶の結晶性が悪いため、サ
ファイアまたはスピネルとシリコンとの界面に大きなリ
ーク電流が流れて消費電力が予想外に大きくなったシ、
移動度が半導体単結晶基板のそれよシ低いため予想はど
には高速にならない、あるいはヘテロエピタキシャルさ
せるため歩留シが悪いという欠点があシ。
Ａｌｔｏｎ）またはスピネル（ＭｇＡＪｔＯａ）等の絶
縁物上に単結晶シリコンをエピタキシャル成長させその
エピタキシャル層に素子を形成する方法が行なわれてい
る。しかし、サファイアまたはスピネル上にエピタキシ
ャル成長されたシリコン単結晶の結晶性が悪いため、サ
ファイアまたはスピネルとシリコンとの界面に大きなリ
ーク電流が流れて消費電力が予想外に大きくなったシ、
移動度が半導体単結晶基板のそれよシ低いため予想はど
には高速にならない、あるいはヘテロエピタキシャルさ
せるため歩留シが悪いという欠点があシ。
しかも高品質な結晶が大面積に得られないという欠点が
ある。
ある。
本発明はこれらの欠点を除去せしめて、絶縁体上に結晶
性の良好なデバイスをウェハ全面にわたりて均一に歩留
夛良く得ることを目的としている。
性の良好なデバイスをウェハ全面にわたりて均一に歩留
夛良く得ることを目的としている。
本発明によれば、半導体単結晶基板上に絶縁膜のパター
ンを形成し１次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に半導体単結晶層を堆積
し１次いで半導体単結晶層に所望の素子を形成し、素子
形成面を接着剤により保持基板に接着し、前記素子形成
層を除く半導体単結晶基板を研摩で除去し、次いで除去
した面を絶縁性の高分子材料よりなる接着剤で支持基板
に接着し１次いで前記保持基板を除去することを特徴と
する半導体装置の製造方法が得られる。
ンを形成し１次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に半導体単結晶層を堆積
し１次いで半導体単結晶層に所望の素子を形成し、素子
形成面を接着剤により保持基板に接着し、前記素子形成
層を除く半導体単結晶基板を研摩で除去し、次いで除去
した面を絶縁性の高分子材料よりなる接着剤で支持基板
に接着し１次いで前記保持基板を除去することを特徴と
する半導体装置の製造方法が得られる。
次に図面に基づき本発明の半導体装置の製造方法の一実
施例につ込て説明する、第１図〜第７図は本発明の一実
施例を説明するための主な製造工゛程に、おける基板断
面図を示す。
施例につ込て説明する、第１図〜第７図は本発明の一実
施例を説明するための主な製造工゛程に、おける基板断
面図を示す。
まず、第１図に示すように、−例として、結晶面（１０
０）、比抵抗的０．１Ω・儒のＰ型車結晶シリコン基板
１の表面に第１の絶縁体層２を約１μｍの厚さに形成す
る。第１の絶縁体層２は二酸化シリコン（Ｓｉｏｔ）が
適当であるが、他の酸化物等の絶縁体でも選択エツチン
グ可能であれば使用できる。
０）、比抵抗的０．１Ω・儒のＰ型車結晶シリコン基板
１の表面に第１の絶縁体層２を約１μｍの厚さに形成す
る。第１の絶縁体層２は二酸化シリコン（Ｓｉｏｔ）が
適当であるが、他の酸化物等の絶縁体でも選択エツチン
グ可能であれば使用できる。
次に通常の光学露光法とドライエ、チング法とを用いて
、シリコン基板１の表面が露出するまで選択エツチング
を行い、垂直な側壁を有するように第１の絶縁体層２を
整形する。第１の絶縁体層が二酸化シリコン（Ｓｉｏｔ
）である場合には四７゜化炭素（ＣＦ、）と水素（迅）
を用いる反応性スパッタエツチング法が適する。この方
法を用いると＃１ぼ垂直な側壁が得られる。
、シリコン基板１の表面が露出するまで選択エツチング
を行い、垂直な側壁を有するように第１の絶縁体層２を
整形する。第１の絶縁体層が二酸化シリコン（Ｓｉｏｔ
）である場合には四７゜化炭素（ＣＦ、）と水素（迅）
を用いる反応性スパッタエツチング法が適する。この方
法を用いると＃１ぼ垂直な側壁が得られる。
次に第２の絶縁体層３を約０．２μｍの厚さに形成する
。第２の絶縁体層３は第１の絶縁体層２を浸さない工、
チンダ液あるいはエツチング条件で工、チングできるも
のでなければならない。第１の絶縁体層２が二酸化シリ
コン（８１０！ ）である場合に、第２の絶縁体層３は
窒化シリコンＳ １ ｓ Ｎ４が適当である。窒化シリ
コンはＣＶＤ法で形成できる。
。第２の絶縁体層３は第１の絶縁体層２を浸さない工、
チンダ液あるいはエツチング条件で工、チングできるも
のでなければならない。第１の絶縁体層２が二酸化シリ
コン（８１０！ ）である場合に、第２の絶縁体層３は
窒化シリコンＳ １ ｓ Ｎ４が適当である。窒化シリ
コンはＣＶＤ法で形成できる。
次に、第２図に示すように、第４の絶縁体層２の側壁に
堆積した部分以外の第２の絶縁体層３をエツチング除去
する。第２の絶縁体層３が窒化シリコンＳｔ、Ｎ、であ
る場合、四フッ化炭素ＣＦ、と水素Ｈ１とを用いる反応
性スバ、タエッチング法が適当である。このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコン５ｆｓＮａを残すのに都合が良い。側壁に
残留する窒化シリコンＳｉ、Ｎ４もエツチングされるが
、その量はわずかモあシ、最初の厚さとほぼ同程度であ
る。
堆積した部分以外の第２の絶縁体層３をエツチング除去
する。第２の絶縁体層３が窒化シリコンＳｔ、Ｎ、であ
る場合、四フッ化炭素ＣＦ、と水素Ｈ１とを用いる反応
性スバ、タエッチング法が適当である。このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコン５ｆｓＮａを残すのに都合が良い。側壁に
残留する窒化シリコンＳｉ、Ｎ４もエツチングされるが
、その量はわずかモあシ、最初の厚さとほぼ同程度であ
る。
次に、第３図に示すように、半導体′単結晶層を形成し
たい領域以外のフィールド領域をレジスト４でおおい１
通常のエツチング法で第１の絶縁体層２を除去する。エ
ツチングは化学薬品を使う方法、プラズマエツチング法
等のいずれでもよい。
たい領域以外のフィールド領域をレジスト４でおおい１
通常のエツチング法で第１の絶縁体層２を除去する。エ
ツチングは化学薬品を使う方法、プラズマエツチング法
等のいずれでもよい。
次に第４図に示すように、レジスト４を除去し、第２の
絶縁体層３の間にシリコン単結晶層５を成”長させる。
絶縁体層３の間にシリコン単結晶層５を成”長させる。
この成長には、ジクロルシラン５ｉＨ１１ｃ４と塩化水
素ＭＣＩとをソースとし水素Ｈ２をキャリアガスとする
気相成長法を用いると、第１および第２の絶縁体層上に
は何も堆積されずに露出したシリコン基板上にのみ単結
晶シリコンが成長するので都合がよい。シリコン単結晶
層５の成長時にＰ型あるいはＮｆｆ１の不純物ソースを
ドープすることは自由である。
素ＭＣＩとをソースとし水素Ｈ２をキャリアガスとする
気相成長法を用いると、第１および第２の絶縁体層上に
は何も堆積されずに露出したシリコン基板上にのみ単結
晶シリコンが成長するので都合がよい。シリコン単結晶
層５の成長時にＰ型あるいはＮｆｆ１の不純物ソースを
ドープすることは自由である。
次に素子形成工程に入る。第４図に示した基板を用い、
表面にゲート酸化膜６を熱酸化法で形成する。次に多結
晶シリコンでゲート電極７を形成する。ゲート７をマス
クにして、イオン注入法によりソース・ドレイン領域８
を形成する。そのおと、図面には示していないが、層間
絶縁膜を形成し、コンタクトホールを開孔したあとアル
ミ配線を形成する。このようにして、ＭＯ８集積回路が
形成できる。
表面にゲート酸化膜６を熱酸化法で形成する。次に多結
晶シリコンでゲート電極７を形成する。ゲート７をマス
クにして、イオン注入法によりソース・ドレイン領域８
を形成する。そのおと、図面には示していないが、層間
絶縁膜を形成し、コンタクトホールを開孔したあとアル
ミ配線を形成する。このようにして、ＭＯ８集積回路が
形成できる。
次に素子形成面とシリコンウェハ等の保持基板９を接着
剤１０例えばエポキシ系で接着し、素子形成層を除くＰ
型シリコン基板ｌをボリシングで除去する。このボリシ
ングでは砥粒としてコロイダルシリカを用い、化学液と
して有機アミンを用いているため、分離領域を形成して
いる絶縁層２゜３はシリコン単結晶層５よりも研摩加工
速度がかなυ小さいため、研摩加工を絶縁体層２，３の
厚さで止めることができ、素子形成層を容易に残すこと
ができる。かかる図を第６図に示す。
剤１０例えばエポキシ系で接着し、素子形成層を除くＰ
型シリコン基板ｌをボリシングで除去する。このボリシ
ングでは砥粒としてコロイダルシリカを用い、化学液と
して有機アミンを用いているため、分離領域を形成して
いる絶縁層２゜３はシリコン単結晶層５よりも研摩加工
速度がかなυ小さいため、研摩加工を絶縁体層２，３の
厚さで止めることができ、素子形成層を容易に残すこと
ができる。かかる図を第６図に示す。
次に、素子形成層を絶縁性の高分子材料からなる接着剤
１１例えばエポキシ系でシリコンや石英ガラスなどの支
持基板１２に接着固定し保持基板９および保持基板９と
素子を接着している接着剤１０をエツチングまたは研摩
により除去する。かかる図を第７図に示す。
１１例えばエポキシ系でシリコンや石英ガラスなどの支
持基板１２に接着固定し保持基板９および保持基板９と
素子を接着している接着剤１０をエツチングまたは研摩
により除去する。かかる図を第７図に示す。
また、実施例において、接着剤１０としてエポキシ系を
用いたが、熱可塑性接着剤例えばポリアミド系を用いる
と保持基板９を研摩除去せずに加熱することによっては
く勺することができ石英ガラス基板などを保持基板とし
て使える。
用いたが、熱可塑性接着剤例えばポリアミド系を用いる
と保持基板９を研摩除去せずに加熱することによっては
く勺することができ石英ガラス基板などを保持基板とし
て使える。
また、実施例において、接着剤１１として、エポキシ系
を用いたがポリイミド系、シリコーン系、。
を用いたがポリイミド系、シリコーン系、。
ポリエステル系等を用いてもよい。
なお、実施例においては、ＭＯ８集積回路の形成を例に
あげたが、バイポーラ型集積回路等の他の種類の素子に
ついても同様に作ることができる。
あげたが、バイポーラ型集積回路等の他の種類の素子に
ついても同様に作ることができる。
さらに、実施例では、シリコン基板について述べたが、
他の半導体単結晶基板例えば砒化ガリウムやインジウム
リンについても本発明を周込ることかできる。
他の半導体単結晶基板例えば砒化ガリウムやインジウム
リンについても本発明を周込ることかできる。
以上詳細に説明したように、本発明によれば、良好な結
晶性を有する半導体層を容易に絶縁体上に素子を形成す
ることができ、素子の特性向上をはかることができる。
晶性を有する半導体層を容易に絶縁体上に素子を形成す
ることができ、素子の特性向上をはかることができる。
また素子形成層の厚みは絶縁体層の厚みにより自在に変
えることができる。
えることができる。
従来の方法では、絶縁物上に半導体単結晶を成長し、素
子を形成するのに対し１本発明の方法は結晶性の良好な
半導体基板上に素子を形成した後で、絶縁物を介して支
持基板に接着することによって、寄生容量が非常に小さ
いという５ＯＩ（５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）構造の利点をそのまま維持しながら、従来のＳ
ＯＩ構造のリーク電流、移動度等の結晶性の悪さからく
る欠点を改善することができ素子の低消費電力化、高速
動作、集積度の向上等に多大な効果を発揮するとともに
、そのような素子をクエハ全面にわたって１歩留シ良く
。
子を形成するのに対し１本発明の方法は結晶性の良好な
半導体基板上に素子を形成した後で、絶縁物を介して支
持基板に接着することによって、寄生容量が非常に小さ
いという５ＯＩ（５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）構造の利点をそのまま維持しながら、従来のＳ
ＯＩ構造のリーク電流、移動度等の結晶性の悪さからく
る欠点を改善することができ素子の低消費電力化、高速
動作、集積度の向上等に多大な効果を発揮するとともに
、そのような素子をクエハ全面にわたって１歩留シ良く
。
得ることができる。
第１図〜第７図は本発明の方法による半導体装置の製造
方法を説明するための各工程における半導体基板の模式
的断面図である。 １・・・Ｐ型シリコン基板、２・・・第１の絶縁体層。 ３・・第２の絶縁体層、４・・・レジスト、５・・・半
導体単結晶層、６・・・ゲート酸化膜、７・・・ゲート
電極、８・・・ソース・ドレイン領域、９・・・保持基
板、。 １０・・接着剤、１１・・・絶縁性の高分子材料からな
る接着剤、／２・ 吏荷系橡。 ７１−１ 図 ７１′２ 図 ７１−３ 図 ７１−４ 図 第５図 ロ オ ６ 図 オ ７ 図
方法を説明するための各工程における半導体基板の模式
的断面図である。 １・・・Ｐ型シリコン基板、２・・・第１の絶縁体層。 ３・・第２の絶縁体層、４・・・レジスト、５・・・半
導体単結晶層、６・・・ゲート酸化膜、７・・・ゲート
電極、８・・・ソース・ドレイン領域、９・・・保持基
板、。 １０・・接着剤、１１・・・絶縁性の高分子材料からな
る接着剤、／２・ 吏荷系橡。 ７１−１ 図 ７１′２ 図 ７１−３ 図 ７１−４ 図 第５図 ロ オ ６ 図 オ ７ 図
Claims (1)
- 半導体単結晶基板上に絶縁膜のパターンを形成し、次い
で選択エピタキシャル成長法を用いて、前記絶縁膜の開
孔部に選択的に単結晶半導体層を堆積し、次いで該単結
晶半導体層に所望の素子を形成し、素子形成面を接着剤
により保持基板に接着し、前記素子形成層を除く半導体
単結晶基板を研摩で除去し、前記素子形成層を絶縁性の
高分子材料よりなる接着剤を介して、支持基板に固定し
、次いで前記保持基板を除去することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760884A JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760884A JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116544A true JPS6116544A (ja) | 1986-01-24 |
Family
ID=15202661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13760884A Pending JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928375A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用基板およびその製造方法 |
-
1984
- 1984-07-03 JP JP13760884A patent/JPS6116544A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928375A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用基板およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
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