JPS6116544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6116544A JPS6116544A JP13760884A JP13760884A JPS6116544A JP S6116544 A JPS6116544 A JP S6116544A JP 13760884 A JP13760884 A JP 13760884A JP 13760884 A JP13760884 A JP 13760884A JP S6116544 A JPS6116544 A JP S6116544A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- insulating
- insulating layer
- except
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体で分離された集積回路の構造を有す゛る
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
従来この種の半導体装置の製造方法としてサファイア(
Alton)またはスピネル(MgAJtOa)等の絶
縁物上に単結晶シリコンをエピタキシャル成長させその
エピタキシャル層に素子を形成する方法が行なわれてい
る。しかし、サファイアまたはスピネル上にエピタキシ
ャル成長されたシリコン単結晶の結晶性が悪いため、サ
ファイアまたはスピネルとシリコンとの界面に大きなリ
ーク電流が流れて消費電力が予想外に大きくなったシ、
移動度が半導体単結晶基板のそれよシ低いため予想はど
には高速にならない、あるいはヘテロエピタキシャルさ
せるため歩留シが悪いという欠点があシ。
Alton)またはスピネル(MgAJtOa)等の絶
縁物上に単結晶シリコンをエピタキシャル成長させその
エピタキシャル層に素子を形成する方法が行なわれてい
る。しかし、サファイアまたはスピネル上にエピタキシ
ャル成長されたシリコン単結晶の結晶性が悪いため、サ
ファイアまたはスピネルとシリコンとの界面に大きなリ
ーク電流が流れて消費電力が予想外に大きくなったシ、
移動度が半導体単結晶基板のそれよシ低いため予想はど
には高速にならない、あるいはヘテロエピタキシャルさ
せるため歩留シが悪いという欠点があシ。
しかも高品質な結晶が大面積に得られないという欠点が
ある。
ある。
本発明はこれらの欠点を除去せしめて、絶縁体上に結晶
性の良好なデバイスをウェハ全面にわたりて均一に歩留
夛良く得ることを目的としている。
性の良好なデバイスをウェハ全面にわたりて均一に歩留
夛良く得ることを目的としている。
本発明によれば、半導体単結晶基板上に絶縁膜のパター
ンを形成し1次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に半導体単結晶層を堆積
し1次いで半導体単結晶層に所望の素子を形成し、素子
形成面を接着剤により保持基板に接着し、前記素子形成
層を除く半導体単結晶基板を研摩で除去し、次いで除去
した面を絶縁性の高分子材料よりなる接着剤で支持基板
に接着し1次いで前記保持基板を除去することを特徴と
する半導体装置の製造方法が得られる。
ンを形成し1次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に半導体単結晶層を堆積
し1次いで半導体単結晶層に所望の素子を形成し、素子
形成面を接着剤により保持基板に接着し、前記素子形成
層を除く半導体単結晶基板を研摩で除去し、次いで除去
した面を絶縁性の高分子材料よりなる接着剤で支持基板
に接着し1次いで前記保持基板を除去することを特徴と
する半導体装置の製造方法が得られる。
次に図面に基づき本発明の半導体装置の製造方法の一実
施例につ込て説明する、第1図〜第7図は本発明の一実
施例を説明するための主な製造工゛程に、おける基板断
面図を示す。
施例につ込て説明する、第1図〜第7図は本発明の一実
施例を説明するための主な製造工゛程に、おける基板断
面図を示す。
まず、第1図に示すように、−例として、結晶面(10
0)、比抵抗的0.1Ω・儒のP型車結晶シリコン基板
1の表面に第1の絶縁体層2を約1μmの厚さに形成す
る。第1の絶縁体層2は二酸化シリコン(Siot)が
適当であるが、他の酸化物等の絶縁体でも選択エツチン
グ可能であれば使用できる。
0)、比抵抗的0.1Ω・儒のP型車結晶シリコン基板
1の表面に第1の絶縁体層2を約1μmの厚さに形成す
る。第1の絶縁体層2は二酸化シリコン(Siot)が
適当であるが、他の酸化物等の絶縁体でも選択エツチン
グ可能であれば使用できる。
次に通常の光学露光法とドライエ、チング法とを用いて
、シリコン基板1の表面が露出するまで選択エツチング
を行い、垂直な側壁を有するように第1の絶縁体層2を
整形する。第1の絶縁体層が二酸化シリコン(Siot
)である場合には四7゜化炭素(CF、)と水素(迅)
を用いる反応性スパッタエツチング法が適する。この方
法を用いると#1ぼ垂直な側壁が得られる。
、シリコン基板1の表面が露出するまで選択エツチング
を行い、垂直な側壁を有するように第1の絶縁体層2を
整形する。第1の絶縁体層が二酸化シリコン(Siot
)である場合には四7゜化炭素(CF、)と水素(迅)
を用いる反応性スパッタエツチング法が適する。この方
法を用いると#1ぼ垂直な側壁が得られる。
次に第2の絶縁体層3を約0.2μmの厚さに形成する
。第2の絶縁体層3は第1の絶縁体層2を浸さない工、
チンダ液あるいはエツチング条件で工、チングできるも
のでなければならない。第1の絶縁体層2が二酸化シリ
コン(810! )である場合に、第2の絶縁体層3は
窒化シリコンS 1 s N4が適当である。窒化シリ
コンはCVD法で形成できる。
。第2の絶縁体層3は第1の絶縁体層2を浸さない工、
チンダ液あるいはエツチング条件で工、チングできるも
のでなければならない。第1の絶縁体層2が二酸化シリ
コン(810! )である場合に、第2の絶縁体層3は
窒化シリコンS 1 s N4が適当である。窒化シリ
コンはCVD法で形成できる。
次に、第2図に示すように、第4の絶縁体層2の側壁に
堆積した部分以外の第2の絶縁体層3をエツチング除去
する。第2の絶縁体層3が窒化シリコンSt、N、であ
る場合、四フッ化炭素CF、と水素H1とを用いる反応
性スバ、タエッチング法が適当である。このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコン5fsNaを残すのに都合が良い。側壁に
残留する窒化シリコンSi、N4もエツチングされるが
、その量はわずかモあシ、最初の厚さとほぼ同程度であ
る。
堆積した部分以外の第2の絶縁体層3をエツチング除去
する。第2の絶縁体層3が窒化シリコンSt、N、であ
る場合、四フッ化炭素CF、と水素H1とを用いる反応
性スバ、タエッチング法が適当である。このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコン5fsNaを残すのに都合が良い。側壁に
残留する窒化シリコンSi、N4もエツチングされるが
、その量はわずかモあシ、最初の厚さとほぼ同程度であ
る。
次に、第3図に示すように、半導体′単結晶層を形成し
たい領域以外のフィールド領域をレジスト4でおおい1
通常のエツチング法で第1の絶縁体層2を除去する。エ
ツチングは化学薬品を使う方法、プラズマエツチング法
等のいずれでもよい。
たい領域以外のフィールド領域をレジスト4でおおい1
通常のエツチング法で第1の絶縁体層2を除去する。エ
ツチングは化学薬品を使う方法、プラズマエツチング法
等のいずれでもよい。
次に第4図に示すように、レジスト4を除去し、第2の
絶縁体層3の間にシリコン単結晶層5を成”長させる。
絶縁体層3の間にシリコン単結晶層5を成”長させる。
この成長には、ジクロルシラン5iH11c4と塩化水
素MCIとをソースとし水素H2をキャリアガスとする
気相成長法を用いると、第1および第2の絶縁体層上に
は何も堆積されずに露出したシリコン基板上にのみ単結
晶シリコンが成長するので都合がよい。シリコン単結晶
層5の成長時にP型あるいはNff1の不純物ソースを
ドープすることは自由である。
素MCIとをソースとし水素H2をキャリアガスとする
気相成長法を用いると、第1および第2の絶縁体層上に
は何も堆積されずに露出したシリコン基板上にのみ単結
晶シリコンが成長するので都合がよい。シリコン単結晶
層5の成長時にP型あるいはNff1の不純物ソースを
ドープすることは自由である。
次に素子形成工程に入る。第4図に示した基板を用い、
表面にゲート酸化膜6を熱酸化法で形成する。次に多結
晶シリコンでゲート電極7を形成する。ゲート7をマス
クにして、イオン注入法によりソース・ドレイン領域8
を形成する。そのおと、図面には示していないが、層間
絶縁膜を形成し、コンタクトホールを開孔したあとアル
ミ配線を形成する。このようにして、MO8集積回路が
形成できる。
表面にゲート酸化膜6を熱酸化法で形成する。次に多結
晶シリコンでゲート電極7を形成する。ゲート7をマス
クにして、イオン注入法によりソース・ドレイン領域8
を形成する。そのおと、図面には示していないが、層間
絶縁膜を形成し、コンタクトホールを開孔したあとアル
ミ配線を形成する。このようにして、MO8集積回路が
形成できる。
次に素子形成面とシリコンウェハ等の保持基板9を接着
剤10例えばエポキシ系で接着し、素子形成層を除くP
型シリコン基板lをボリシングで除去する。このボリシ
ングでは砥粒としてコロイダルシリカを用い、化学液と
して有機アミンを用いているため、分離領域を形成して
いる絶縁層2゜3はシリコン単結晶層5よりも研摩加工
速度がかなυ小さいため、研摩加工を絶縁体層2,3の
厚さで止めることができ、素子形成層を容易に残すこと
ができる。かかる図を第6図に示す。
剤10例えばエポキシ系で接着し、素子形成層を除くP
型シリコン基板lをボリシングで除去する。このボリシ
ングでは砥粒としてコロイダルシリカを用い、化学液と
して有機アミンを用いているため、分離領域を形成して
いる絶縁層2゜3はシリコン単結晶層5よりも研摩加工
速度がかなυ小さいため、研摩加工を絶縁体層2,3の
厚さで止めることができ、素子形成層を容易に残すこと
ができる。かかる図を第6図に示す。
次に、素子形成層を絶縁性の高分子材料からなる接着剤
11例えばエポキシ系でシリコンや石英ガラスなどの支
持基板12に接着固定し保持基板9および保持基板9と
素子を接着している接着剤10をエツチングまたは研摩
により除去する。かかる図を第7図に示す。
11例えばエポキシ系でシリコンや石英ガラスなどの支
持基板12に接着固定し保持基板9および保持基板9と
素子を接着している接着剤10をエツチングまたは研摩
により除去する。かかる図を第7図に示す。
また、実施例において、接着剤10としてエポキシ系を
用いたが、熱可塑性接着剤例えばポリアミド系を用いる
と保持基板9を研摩除去せずに加熱することによっては
く勺することができ石英ガラス基板などを保持基板とし
て使える。
用いたが、熱可塑性接着剤例えばポリアミド系を用いる
と保持基板9を研摩除去せずに加熱することによっては
く勺することができ石英ガラス基板などを保持基板とし
て使える。
また、実施例において、接着剤11として、エポキシ系
を用いたがポリイミド系、シリコーン系、。
を用いたがポリイミド系、シリコーン系、。
ポリエステル系等を用いてもよい。
なお、実施例においては、MO8集積回路の形成を例に
あげたが、バイポーラ型集積回路等の他の種類の素子に
ついても同様に作ることができる。
あげたが、バイポーラ型集積回路等の他の種類の素子に
ついても同様に作ることができる。
さらに、実施例では、シリコン基板について述べたが、
他の半導体単結晶基板例えば砒化ガリウムやインジウム
リンについても本発明を周込ることかできる。
他の半導体単結晶基板例えば砒化ガリウムやインジウム
リンについても本発明を周込ることかできる。
以上詳細に説明したように、本発明によれば、良好な結
晶性を有する半導体層を容易に絶縁体上に素子を形成す
ることができ、素子の特性向上をはかることができる。
晶性を有する半導体層を容易に絶縁体上に素子を形成す
ることができ、素子の特性向上をはかることができる。
また素子形成層の厚みは絶縁体層の厚みにより自在に変
えることができる。
えることができる。
従来の方法では、絶縁物上に半導体単結晶を成長し、素
子を形成するのに対し1本発明の方法は結晶性の良好な
半導体基板上に素子を形成した後で、絶縁物を介して支
持基板に接着することによって、寄生容量が非常に小さ
いという5OI(5ilicon on In5ula
tor)構造の利点をそのまま維持しながら、従来のS
OI構造のリーク電流、移動度等の結晶性の悪さからく
る欠点を改善することができ素子の低消費電力化、高速
動作、集積度の向上等に多大な効果を発揮するとともに
、そのような素子をクエハ全面にわたって1歩留シ良く
。
子を形成するのに対し1本発明の方法は結晶性の良好な
半導体基板上に素子を形成した後で、絶縁物を介して支
持基板に接着することによって、寄生容量が非常に小さ
いという5OI(5ilicon on In5ula
tor)構造の利点をそのまま維持しながら、従来のS
OI構造のリーク電流、移動度等の結晶性の悪さからく
る欠点を改善することができ素子の低消費電力化、高速
動作、集積度の向上等に多大な効果を発揮するとともに
、そのような素子をクエハ全面にわたって1歩留シ良く
。
得ることができる。
第1図〜第7図は本発明の方法による半導体装置の製造
方法を説明するための各工程における半導体基板の模式
的断面図である。 1・・・P型シリコン基板、2・・・第1の絶縁体層。 3・・第2の絶縁体層、4・・・レジスト、5・・・半
導体単結晶層、6・・・ゲート酸化膜、7・・・ゲート
電極、8・・・ソース・ドレイン領域、9・・・保持基
板、。 10・・接着剤、11・・・絶縁性の高分子材料からな
る接着剤、/2・ 吏荷系橡。 71−1 図 71′2 図 71−3 図 71−4 図 第5図 ロ オ 6 図 オ 7 図
方法を説明するための各工程における半導体基板の模式
的断面図である。 1・・・P型シリコン基板、2・・・第1の絶縁体層。 3・・第2の絶縁体層、4・・・レジスト、5・・・半
導体単結晶層、6・・・ゲート酸化膜、7・・・ゲート
電極、8・・・ソース・ドレイン領域、9・・・保持基
板、。 10・・接着剤、11・・・絶縁性の高分子材料からな
る接着剤、/2・ 吏荷系橡。 71−1 図 71′2 図 71−3 図 71−4 図 第5図 ロ オ 6 図 オ 7 図
Claims (1)
- 半導体単結晶基板上に絶縁膜のパターンを形成し、次い
で選択エピタキシャル成長法を用いて、前記絶縁膜の開
孔部に選択的に単結晶半導体層を堆積し、次いで該単結
晶半導体層に所望の素子を形成し、素子形成面を接着剤
により保持基板に接着し、前記素子形成層を除く半導体
単結晶基板を研摩で除去し、前記素子形成層を絶縁性の
高分子材料よりなる接着剤を介して、支持基板に固定し
、次いで前記保持基板を除去することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13760884A JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13760884A JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6116544A true JPS6116544A (ja) | 1986-01-24 |
Family
ID=15202661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13760884A Pending JPS6116544A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6116544A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5928375A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用基板およびその製造方法 |
-
1984
- 1984-07-03 JP JP13760884A patent/JPS6116544A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5928375A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用基板およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3112126B2 (ja) | 半導体物品の製造方法 | |
JP2608351B2 (ja) | 半導体部材及び半導体部材の製造方法 | |
JP3250673B2 (ja) | 半導体素子基体とその作製方法 | |
US4997787A (en) | Method for fabricating a semiconductor film which is electrically isolated from a substrate | |
US7547914B2 (en) | Single-crystal layer on a dielectric layer | |
JP3176072B2 (ja) | 半導体基板の形成方法 | |
EP0449589A1 (en) | Method of producing a SOI structure | |
US20070228384A1 (en) | Single-crystal layer on a dielectric layer | |
CN109817514A (zh) | 绝缘层上半导体基板与其形成方法 | |
JPH05206422A (ja) | 半導体装置及びその作製方法 | |
US3698947A (en) | Process for forming monocrystalline and poly | |
JPS6116544A (ja) | 半導体装置の製造方法 | |
JP2008205062A (ja) | 半導体基板の製造方法および半導体基板 | |
JPS60149146A (ja) | 半導体装置の製造方法 | |
JPH09306865A (ja) | 半導体装置の製造方法 | |
JPH0324719A (ja) | 単結晶膜の形成方法及び結晶物品 | |
JPS61144037A (ja) | 半導体装置およびその製造方法 | |
JPS6116543A (ja) | 半導体装置およびその製造方法 | |
JPS60149145A (ja) | 半導体装置の製造方法 | |
JPH03292723A (ja) | シリコン単結晶薄膜の作製方法 | |
JPS61144036A (ja) | 半導体装置およびその製造方法 | |
JPH04373121A (ja) | 結晶基材の製造方法 | |
JPS5928375A (ja) | 半導体装置用基板およびその製造方法 | |
JPS59134819A (ja) | 半導体基板の製造方法 | |
JPS62203364A (ja) | 半導体装置の製造方法 |