JPS63197093A - Dynamic random access memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・ランダム・アクセス・メモリ
（以下ｒＤＲＡＭＪと記載する）に関し、特に、ビット
線のｌ ／ ２ Ｖｃｃプリチャージ方式を採用したＣ
ＭＯ３−ＤＲＡＭに関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a dynamic random access memory.
(hereinafter referred to as rDRAMJ), in particular, C
This relates to MO3-DRAM.
第３図は、例えば「国際固体回路会議（ＩＳＳＣＣ８５
）ダイジェスト・オブ・テクニカルペーパーズ２５２頁
、２５３頁」に示される従来のＤＲＡＭのビット線とセ
ンスアンプの構成を示したものである。なお、同図では
、ピント線ＢＬｊおよび百ｂ＞について、その主要部の
みを示している。Figure 3 shows, for example, the International Solid State Circuit Conference (ISSCC85).
) Digest of Technical Papers, pages 252 and 253, shows the configuration of the bit line and sense amplifier of a conventional DRAM. In addition, in the figure, only the main parts of the focus line BLj and 100b> are shown.
第３図において、ＮチャネルＭＯＳＦＥＴＱｊｌおよび
ＱＪ２並びにＰチャネルＭ ＯＳ Ｆ ＥＴ Ｑ、ｚお
よびＱＪ４はセンスアンプを構成するＦＥＴであり、Ｆ
ＥＴＱＪｌおよびＱ、３のドレインにはビットＢＬｊが
接続され、ＦＥＴＱｊ□およびＱＪ、のドレインにはビ
ット線百Ｌｊが接続されている。In FIG. 3, N-channel MOSFETs Qjl and QJ2 and P-channel MOSFETs Q, z, and QJ4 are FETs that constitute a sense amplifier, and
A bit BLj is connected to the drains of ETQJl and Q,3, and a bit line 10Lj is connected to the drains of FETQj□ and QJ.
また、Ｆ Ｅ Ｔ ＱＪ、およびＱＪ３のゲートにはビ
ット線百Ｔゴが接続され、ＦＥＴＱＪｚおよびＱ、４の
ゲートにはビット線ＢＬｊが接続されている。Further, a bit line 10Tgo is connected to the gates of FET QJ and QJ3, and a bit line BLj is connected to the gates of FETQJz and Q,4.
さらに、Ｆ Ｅ Ｔ Ｑ ｊＩおよびＱＪ２のソースに
はセンスアンプ駆動信号φ、を伝送する線路ＬＨが接続
され、ＦＥＴＱ、、およびＱＪ４のソースにはセンスア
ンプ駆動信号φ２を伝送する線路ＬＰが接続されている
。Further, a line LH for transmitting a sense amplifier drive signal φ is connected to the sources of FETQjI and QJ2, and a line LP for transmitting a sense amplifier drive signal φ2 is connected to the sources of FETQ and QJ4. ing.
さらに、センスアンプ駆動用ＮチャネルＭＯＳＦＥＴＱ
ＳＮのドレインには線路ＬＮが接続され、そのゲートに
はセンストリガ信号ＳＮが入力され、そのソースは電位
ＶＳＳの接地■８に接続されている。センスアンプ駆動
用ＰチャネルＭＯＳＦＥＴＱＳＦのドレインには線路り
、が接続され、そのゲートにはセンストリガ信号ＳＰが
入力され、そのソースは電位■。、の電源線■２に接続
されている。Furthermore, N-channel MOSFETQ for driving the sense amplifier
A line LN is connected to the drain of SN, a sense trigger signal SN is input to its gate, and its source is connected to the ground 8 of potential VSS. A line is connected to the drain of the sense amplifier driving P-channel MOSFET QSF, a sense trigger signal SP is input to its gate, and its source is at potential ■. , is connected to the power line ■2.
さらに、ＷＬｉはワード線であり、Ｑ ｓ ｉ ｊおよ
びＣ＊ ｉ ｊはメモリセルを構成するＦＥＴおよびコ
ンデンサである。ＱＪ、はビット線ＢＬｊと「Ｔ］とを
イコライズするＦＥＴであり、ＱＪ６およびＱＪ７はビ
ット線ＢＬｊおよびＢＬｊをビット線プリチャージ電位
■ＢＬにプリチャージするＦＥＴであって、ＱｊＳＩ
ＱＪ６およびＱ、７のゲートにはイコライズ信号ＥＱを
伝送する線路ＬＱが接続されている。ここで、ビット線
プリチャージ電位■ＢＬは、通常、電源電位ＶＣＣと接
地電位Ｖ Ｓ３との中間すなわち１ ／ ２ Ｖ ｃｃ
に選ばれる。Furthermore, WLi is a word line, and Q s i j and C* i j are FETs and capacitors that constitute memory cells. QJ is a FET that equalizes bit lines BLj and "T", QJ6 and QJ7 are FETs that precharge bit lines BLj and BLj to bit line precharge potential ■BL, and QjSI
A line LQ for transmitting an equalization signal EQ is connected to the gates of QJ6, Q, and 7. Here, the bit line precharge potential BL is usually an intermediate value between the power supply potential VCC and the ground potential VS3, that is, 1/2 Vcc.
selected.
さらに、Ｙｊはコラムアドレス選択信号であり、ＱＪ８
およびＱＪｑは転送用ＦＥＴであって、選択されたビッ
ト線ＢＬｊおよびＢＬｊと入出力線Ｉ１０およびＩｌｏ
との間のスイッチングを行なう。Furthermore, Yj is a column address selection signal, and QJ8
and QJq are transfer FETs that connect selected bit lines BLj and BLj and input/output lines I10 and Ilo.
Performs switching between.
次に、上記のように構成されたダイナミック・センスア
ンプの動作を第３図のメモリセルのコンデンサＣ８８、
の記憶内容を読み出す場合について、第３図および動作
波形図である第４図を参照しながら説明する。ここでは
コンデンサＣ５Ｊの記憶内容が「１」であるとする。な
お、第４図において、ｔ８）は外部πτ落信号を示し、
（ｂｌはイコライズ信号ＥＱ、（Ｃ１はワード線ＷＬｉ
上の信号、（ｄ＋およびｔｅｌはセンストリガ信号ＳＮ
およびＳ７、（ｆ）および（ｇ）はセンスアンプ駆動信
号φ８およびφ２、（ｈ）はビット線ＢＬｊ上の信号（
折れ線Ｓ１）、百Ｔゴ上の信号（折れ線３２）を示す。Next, the operation of the dynamic sense amplifier configured as described above will be explained using the capacitors C88 and C88 of the memory cell shown in FIG.
The case of reading out the stored contents will be explained with reference to FIG. 3 and FIG. 4 which is an operation waveform diagram. Here, it is assumed that the stored content of capacitor C5J is "1". In addition, in FIG. 4, t8) indicates an external πτ drop signal,
(bl is the equalize signal EQ, (C1 is the word line WLi
The upper signal, (d+ and tel are the sense trigger signal SN
and S7, (f) and (g) are sense amplifier drive signals φ8 and φ2, (h) is the signal on bit line BLj (
A polygonal line S1) indicates a signal (a polygonal line 32) on 100T.
第４図Ｆａ）に示す外部ＲＡ不倍信号立下りによりＤＲ
ＡＭは活性状態に入る。活性状態に入ると、外部ＲＡＳ
信号により外部ロウアドレス信号がチップ内部にラッチ
される。次に、第４図（ｂ）に示すイコライズ信号ＥＱ
が低レベルになり、ビット線ＢＬｊとＢＬｊとのイコラ
イズを中止し、さらに、ビット線プリチャージ電位ＶＢ
Ｌを伝送する線路ＬＢＬとピント線ＢＬｊ、ＢＬｊとを
しゃ断する。次に、チップ内部にランチされたロウアド
レスに応じて選択されたワード線が高レベルになる。第
３図では、ＷＬｉが選択されたとする。ワード線ＷＬｉ
が高レベルになると、Ｆ Ｅ Ｔ Ｑｓｉｊがオンして
コンデンサＣ１Ｊに蓄えられた電荷がビット線ＢＬｊに
転送され、ビット線ＢＬｊの電位が、イコライズ時のビ
ット線電位すなわちビット線プリチャージ電位ＶＩＬよ
りも高くなる。次に、センストリガ信号ＳＮを高レベル
にし、センストリガ信号ＳＰを低レベルにすることによ
り、Ｆ Ｅ Ｔ ＱＳＮおよびＱＳＰがオンして、セン
スアンプ駆動信号φ８が低レベルになり、センスアンプ
駆動信号φ２が高レベルになる。このことにより、Ｎチ
ャネルおよびＰチャネルセンスアンプが動作し、ビット
センスＢＬｊおよび百Ｔ］間の電位差が増幅され、ビッ
ト線ＢＬｊにコンデンサＣｓ 、ｊの記憶内容「１」が
読み出される。DR is activated by the falling edge of the external RA unmultiplied signal shown in Figure 4 (Fa).
AM enters the active state. After entering the active state, the external RAS
The external row address signal is latched inside the chip by the signal. Next, equalize signal EQ shown in FIG. 4(b)
becomes low level, stops equalizing the bit lines BLj and BLj, and further lowers the bit line precharge potential VB.
The line LBL transmitting L and the focus lines BLj, BLj are cut off. Next, the word line selected according to the row address launched inside the chip becomes high level. In FIG. 3, it is assumed that WLi is selected. Word line WLi
When becomes a high level, FETQsij is turned on and the charge stored in the capacitor C1J is transferred to the bit line BLj, and the potential of the bit line BLj becomes higher than the bit line potential at the time of equalization, that is, the bit line precharge potential VIL. It also becomes more expensive. Next, by setting the sense trigger signal SN to a high level and setting the sense trigger signal SP to a low level, FET QSN and QSP are turned on, the sense amplifier drive signal φ8 becomes a low level, and the sense amplifier drive signal φ2 becomes high level. As a result, the N-channel and P-channel sense amplifiers operate, the potential difference between the bit senses BLj and 10T is amplified, and the stored content "1" of the capacitor Cs,j is read out to the bit line BLj.
次に、コラムアドレス選択信号が高レベルになる。ビッ
ト線ＢＬｊおよびπＴ］が選択される場合には、コラム
アドレス信号Ｙｉが高レベルになり、ビット線ＢＬｊお
よびπＴ］のデータが転送用ＦＥＴＱ７ｇおよびＱ、９
を通して入出力線１１０および「７百に転送される。Next, the column address selection signal goes high. When the bit lines BLj and πT] are selected, the column address signal Yi goes high, and the data on the bit lines BLj and πT are transferred to the transfer FETs Q7g and Q,9.
is transferred through input/output lines 110 and 700.
次に、外部ＲＡＳ信号の立上りにより、ＤＲＡＭは不活
性状態に入る。外部百７返信号が高レベルになった後、
選択されていたワード線ＷＬｉの信号（第４図（Ｃ））
が低レベルになり、Ｆ Ｅ Ｔ Ｑｓｉｊがオフする。Next, the rise of the external RAS signal causes the DRAM to enter an inactive state. After the external 107 return signal becomes high level,
Signal of selected word line WLi (Fig. 4(C))
becomes low level and FETQsij is turned off.
次に、第４図（ｄ）に示すセンスアンプトリガ信号ＳＮ
が低レベルになり、センスアンプトリガ信号Ｓ、が高レ
ベルになる。次に、第４図（１））に示すイコライズ信
号ＥＱが高レベルになることにより、センスアンプ駆動
信号φ、が低レベルから中間レベルになり、センスアン
プ駆動信号φ２が高レベルから中間レベルになる。セン
スアンプ駆動信号φ８およびφアの中間レベルは、この
例の場合には、図示しない回路により、ビット線プリチ
ャージ電位Ｖ、Ｌと等しい電位である。さらに、イコラ
イズ信号ＥＱが高レベルになることにより、読出し動作
時に電源電位ＶＣＣおよび接地電位■、。Next, the sense amplifier trigger signal SN shown in FIG. 4(d)
becomes low level, and the sense amplifier trigger signal S becomes high level. Next, as the equalize signal EQ shown in FIG. 4 (1) becomes high level, the sense amplifier drive signal φ changes from a low level to an intermediate level, and the sense amplifier drive signal φ2 changes from a high level to an intermediate level. Become. In this example, the intermediate level of the sense amplifier drive signals φ8 and φa is set to a potential equal to the bit line precharge potentials V and L by a circuit not shown. Further, by setting the equalize signal EQ to a high level, the power supply potential VCC and the ground potential .
になっていたビット線ＢＬｊおよびＢＬコをイコライズ
して１／２Ｖｃｃ電位にすると同時に、ビット線ＢＬｊ
、ＢＬｊとビット線プリチャージ電位ＶＢＬを伝送する
線路ＬＩＬとを接続して、ビット線ＢＬｊおよびＢＬゴ
の電位を１／２ｖｃｃとほぼ等しいＶａｔにする。At the same time, the bit lines BLj and BL, which had been at
, BLj and a line LIL for transmitting the bit line precharge potential VBL are connected to set the potentials of the bit lines BLj and BLgo to Vat, which is approximately equal to 1/2 vcc.
従来の０ＭＯ３・グイナミソクセンスアンプにおいては
、上記のように、ＤＲＡＭの不活性状態中にリーク電流
等によりビット線のプリチャージ電位が変動するのを防
ぐために、ピント線をビット線プリチャージ電位ＶＢＬ
を伝送する線路ＬＢＬに接続して、電位の変動を防いで
いる。また、上記従来例では、図示されない手段により
、ＮチャネルおよびＰチャネルセンスアンプ駆動信号φ
８およびφ、のレベルをビット線プリチャージ電位■１
に保つようにしている。これにより、ビット線とセンス
アンプ駆動信号を同電位に保つことを図っている。As mentioned above, in the conventional 0MO3/Guinami Sox sense amplifier, in order to prevent the bit line precharge potential from fluctuating due to leakage current etc. during the inactive state of the DRAM, the focus line is connected to the bit line precharge potential. VBL
is connected to the transmission line LBL to prevent potential fluctuations. Further, in the conventional example described above, the N-channel and P-channel sense amplifier drive signals φ
8 and φ, the bit line precharge potential ■1
I try to keep it that way. This is intended to keep the bit line and sense amplifier drive signal at the same potential.
しかしながら、第５図の従来のＤＲＡＭの構成に示すよ
うに、ＤＲＡＭのチップ内には多数のビット線対、セン
スアンプ等が配置されており、ビット線プリチャージ電
位Ｖ Ｉ Ｌ ＋ センスアンプ駆動信号φ、およびφ
、はこれら多数のビット線対およびセンスアンプで共用
されるため、ビット線プリチャージ電位ＶＢＬおよびセ
ンスアンプ駆動信号φ８、φ２の配線長が長（なる。従
って、上記のように、ビット線ＢＬｊおよびｓＴ３とセ
ンスアンプ駆動信号φ８およびφ２を伝送する線路ＬＨ
およびＬＰとを多数のビット線対、センスアンプ等が配
置された部分（以下「アレイ部」という）の外で線路Ｌ
ＢＬと接続した場合には、線路Ｌ！ＩＬおよび線路ＬＮ
、ＬＰと交差する配線の数が増え、これらの配線との間
の容量カンプリングによるノイズを受は易くなる。特に
、第５図に示すように、線路ＬＢＬと線路ＬＮ、ＬＰと
が離れて配置されている場合には、これらの配線が各々
異相のノイズを受ける割合が大きくなる。なお、第５図
において、１はプリチャージ電位ホールド回路、２はイ
コライズ回路、３はＰチャネルセン、スアンプ、４はＮ
チャネルセンスアンプであり、第５図において第３図と
同一部分又は相当部分には同一符号が付しである。However, as shown in the conventional DRAM configuration in FIG. 5, a large number of bit line pairs, sense amplifiers, etc. are arranged in the DRAM chip, and the bit line precharge potential V I L + sense amplifier drive signal φ, and φ
, are shared by a large number of bit line pairs and sense amplifiers, the wiring lengths of the bit line precharge potential VBL and sense amplifier drive signals φ8 and φ2 are long (therefore, as described above, the bit line BLj and Line LH transmitting sT3 and sense amplifier drive signals φ8 and φ2
and LP are connected to the line L outside the part where a large number of bit line pairs, sense amplifiers, etc. are arranged (hereinafter referred to as the "array part").
When connected to BL, line L! IL and line LN
, the number of wires that intersect with the LP increases, making it easier to receive noise due to capacitive compression between these wires. Particularly, as shown in FIG. 5, when the line LBL and the lines LN and LP are arranged apart from each other, the proportion of these lines receiving out-of-phase noise increases. In FIG. 5, 1 is a precharge potential hold circuit, 2 is an equalization circuit, 3 is a P channel sensor, amplifier, and 4 is an N
This is a channel sense amplifier, and in FIG. 5, the same or equivalent parts as in FIG. 3 are given the same reference numerals.
また、Ｎチャネルのセンスアンプ駆動信号φ、がビット
線のプリチャージ電位に対してＮチャネルＦＥＴのスレ
ショールド電圧分だけ低い電位よりも更に下がった場合
、およびＰチャネルのセンスアンプ駆動信号φ２がビッ
トセンスのプリチャージ電位に対してＰチャネルＦＥＴ
のスレショールド電圧の絶対値骨だけ高い電位よりも更
に上がった場合には、例えば「昭和５７年度電子通信学
会総合全国大会、講演論文番号４３９」に示されるよう
に、センスアンプの活性化を不必要に早めたり、センス
アンプを構成するトランジスタの特性のバラツキに起因
するセンスアンプの感度劣化を起こし易いという問題が
あった。Furthermore, if the N-channel sense amplifier drive signal φ is lower than the potential that is lower than the precharge potential of the bit line by the threshold voltage of the N-channel FET, and the P-channel sense amplifier drive signal φ2 is P channel FET for bit sense precharge potential
If the absolute value of the threshold voltage of the voltage rises further than the bone-high potential, the activation of the sense amplifier is performed, as shown in, for example, ``1981 IEICE General Conference, Lecture Paper No. 439''. There have been problems in that the sensitivity of the sense amplifier tends to deteriorate due to unnecessarily speeding up or variations in the characteristics of the transistors forming the sense amplifier.
この問題の一部を解消する方法としては、例えば特開昭
５４−８４３０号公報に示されるものがあり、これを第
６図に示す。A method for partially solving this problem is disclosed in, for example, Japanese Patent Laid-Open No. 54-8430, which is shown in FIG.
第６図は、Ｎチャネルトランジスタのみで構成されるセ
ンスアンプ部を示しており、センスアンプを構成するＦ
ＥＴＱｌおよびＱ２に加えて、ビットｖＡＢＬ、ＢＬと
センスアンプ駆動信号φ、が伝送される線路り、との間
にセンスアンププルアップ信号φ１が入力されるＦＥＴ
Ｑ３およびＱ４を設けたものである。これにより、ＤＲ
ＡＭの不活性状態において、ビット線ＢＬ、ＢＬとセン
スアンプ駆動信号φ、がセンスアンプのすぐ近くで同電
位にされるので、上記のようなセンスアンプが早く活性
化されすぎる問題は回避される。FIG. 6 shows a sense amplifier section consisting only of N-channel transistors, and the F
In addition to ETQl and Q2, there is a FET in which a sense amplifier pull-up signal φ1 is input between the bits vABL, BL and the line through which the sense amplifier drive signal φ is transmitted.
Q3 and Q4 are provided. This allows DR
When the AM is inactive, the bit lines BL, BL and the sense amplifier drive signal φ are brought to the same potential in the immediate vicinity of the sense amplifier, so the problem of the sense amplifier being activated too quickly as described above is avoided. .
第６図の例のように、Ｎチャネルトランジスタのみで構
成される場合には、ビット線は、通常、電源電位ＶＣＣ
にプリチャージされる。イコライズ信号φ２が入力され
るプリチャージ用ＦＥＴＱ５およびＱ６は、通常、セン
スアンプ毎に設けられるため、必然的に電源電位■ｃｃ
の電源はアレイ部内に配置される。しかしながら、ＣＭ
ＯＳセンスアンプの場合には、上記のように何等かの方
法でビット線プリチャージ電位ＶＩＬをアレイ部内に配
線することが必要となり、この場合、第３図のように配
線すると、ノイズのため、上記のような問題が生じる。As in the example shown in FIG. 6, when the bit line is composed of only N-channel transistors, the bit line is normally
will be precharged. Since the precharge FETs Q5 and Q6 to which the equalize signal φ2 is input are usually provided for each sense amplifier, the power supply potential ■cc
A power source is arranged within the array section. However, CM
In the case of an OS sense amplifier, it is necessary to wire the bit line precharge potential VIL within the array section using some method as described above. In this case, wiring as shown in Figure 3 will cause noise, The above-mentioned problem arises.
なお、Ｑ７．Ｑ８は、ソースに電位Ｖｌ、Ｖ２が供給さ
れ、センストリガ信号Ｓ Ｎ Ｉ ＋ＳＮ□が入力され
るセンスアンプ駆動用ＮチャネルＭＯＳＦＥＴである。In addition, Q7. Q8 is a sense amplifier driving N-channel MOSFET whose sources are supplied with potentials Vl and V2 and into which a sense trigger signal S N I +SN□ is input.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、製造プロセス変動や内部雑音に
依存しない高感度なＣＭＯＳセンスアンプとビット線を
有するダイナミック・ランダム・アクセス・メモリを得
ることにある。The present invention has been made in view of these points, and its purpose is to provide a dynamic random access memory having a highly sensitive CMOS sense amplifier and bit line that is independent of manufacturing process variations and internal noise. It's about getting.
このような目的を達成するために本発明は、複数のワー
ド線および複数のビット線対と、このビット線対間に設
けられたイコライズ用ＭＯＳＦＥＴと、ワード線とビッ
ト線の交点に設けられたメモリセルと、ビット線毎に設
けられビット線対に読み出されたメモリセルの記憶情報
を増幅する第１および第２のＮチャネルＭＯＳＦＥＴか
ら成る第１のセンスアンプと、第１および第２のＰチャ
ネルＭＯＳＦＥＴから成る第２のセンスアンプとを有す
るダイナミック・ランダム・アクセス・メモリにおいて
、ビット線対毎に設けられ、ドレインおよびソースが第
１のＮチャネルＭＯＳＦＥＴのドレインおよびソースに
各々接続され、ゲートが第１の信号を伝送する信号線に
接続された第３のＮチャネルＭＯＳＦＥＴと、ドレイン
およびソースが第２のＮチャネルＭＯＳＦＥＴのドレイ
ンおよびソースに各々接続され、ゲートが第１の信号を
伝送する信号線に接続された第４のＮチャネルＭＯＳＦ
ＥＴと、ドレインおよびソースが第１のＰチャネルＭＯ
ＳＦＥＴのドレインおよびソースに各々接続され、ゲー
トが第２の信号を伝送する信号線に接続された第３のＰ
チャネルＭＯＳＦＥＴと、ドレインおよびソースが第２
のＰチャネルＭＯＳ Ｆ ＥＴのドレインおよびソース
に各々接続され、ゲートが第２の信号を伝送する信号線
に接続された第４のＰチャネルＭＯＳＦＥＴとを設け、
第１．第２のセンスアンプを駆動する駆動信号のレベル
をスイッチング手段を介して電源電位と接地電位との中
間の電位にするようにしたものである。In order to achieve such an object, the present invention provides a plurality of word lines and a plurality of bit line pairs, an equalizing MOSFET provided between the bit line pairs, and an equalizing MOSFET provided at the intersection of the word line and the bit line. a first sense amplifier consisting of a memory cell, first and second N-channel MOSFETs provided for each bit line and amplifying the stored information of the memory cell read out to the bit line pair; In a dynamic random access memory having a second sense amplifier consisting of a P-channel MOSFET, a sense amplifier is provided for each bit line pair, the drain and source are connected to the drain and source of the first N-channel MOSFET, respectively, and the gate a third N-channel MOSFET whose drain and source are connected to the drain and source of the second N-channel MOSFET, respectively, and whose gate transmits the first signal; Fourth N-channel MOSF connected to the signal line
ET and whose drain and source are first P-channel MOs.
a third P connected to the drain and source of the SFET, respectively, and whose gate is connected to the signal line transmitting the second signal;
channel MOSFET, drain and source are second
a fourth P-channel MOSFET connected to the drain and source of the P-channel MOS FET, respectively, and whose gate is connected to the signal line transmitting the second signal;
1st. The level of the drive signal for driving the second sense amplifier is set to an intermediate potential between the power supply potential and the ground potential via switching means.
本発明においては、ビット線のプリチャージ電位がノイ
ズを受けても、センスアンプの高感度は保障される。In the present invention, high sensitivity of the sense amplifier is guaranteed even if the precharge potential of the bit line is subject to noise.
本発明に係わるＤＲＡＭの一実施例を第１図に示す。第
１図は、ＤＲＡＭのビット線対とＣＭＯＳセンスアンプ
の構成を示すものである。同図において、第１および第
２のＮチャネルＭＯＳＦＥＴ Ｑ、、およびＱ、並びに
第１および第２のＰチャネルＭＯＳＦＥＴＱＪ３および
ＱＪ４は第１並びに第２のセンスアンプを構成するＦＥ
Ｔであり、ＦＥＴ Ｑ Ｊ＋およびＱＪ３のドレインに
はビット線ＢＬｊが接続され、ＦＥＴＱ、□およびＱＪ
４のドレインにはビット線「コが接続されている。An embodiment of a DRAM according to the present invention is shown in FIG. FIG. 1 shows the configuration of a DRAM bit line pair and a CMOS sense amplifier. In the figure, first and second N-channel MOSFETs Q, and Q, and first and second P-channel MOSFETs QJ3 and QJ4 are FEs that constitute first and second sense amplifiers.
The bit line BLj is connected to the drains of FET Q J+ and QJ3, and the bit line BLj is connected to the drains of FET Q J+ and QJ3.
Bit line ``ko'' is connected to the drain of ``4''.
また、ＦＥＴＱｊ、およびＱｇのゲートにはビット線π
丁］が接続され、ＦＥＴＱ、ｚおよびＱ６４のゲートに
はビット線ＢＬｊが接続されている。Furthermore, the bit line π is connected to the gates of FETQj and Qg.
A bit line BLj is connected to the gates of FETQ, z, and Q64.
さらに、ＦＥＴＱＪ＋およびＱＪ２のソースにはセンス
アンプ駆動信号φ８を伝送する線路ＬＨが接続され、Ｆ
ＥＴＱｇおよびＱＪ４のソースにはセンスアンプ駆動信
号φ、を伝送する線路ＬＰが接続されている。Furthermore, a line LH for transmitting a sense amplifier drive signal φ8 is connected to the sources of FETQJ+ and QJ2, and
A line LP for transmitting a sense amplifier drive signal φ is connected to the sources of ETQg and QJ4.
さらに、センスアンプ駆動用ＮチャネルＭＯ３Ｆ Ｅ
Ｔ Ｑ ３Ｎのドレインには線路ＬＮが接続され、その
ゲートにはセンストリガ信号ＳＮが入力され、そのソー
スは電位ＶＳＳの接地■８に接続されている。センスア
ンプ駆動用ＰチャネルＭＯＳＦＥＴＱ、Ｐのドレインに
は線路ＬＰが接続され、そのゲートにはセンストリガ信
号Ｓ２が入力され、そのソースは電位ＶＣＣの電源線Ｖ
、に接続されている。Furthermore, N-channel MO3F E for driving the sense amplifier
A line LN is connected to the drain of T Q 3N, a sense trigger signal SN is input to its gate, and its source is connected to the ground 8 of the potential VSS. A line LP is connected to the drains of the P-channel MOSFETs Q and P for driving sense amplifiers, a sense trigger signal S2 is input to the gate thereof, and a source thereof is connected to the power line V at the potential VCC.
,It is connected to the.
第３および第４のＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
、１．。Third and fourth N-channel MOS FETQ
, 1. .
およびＱｊ、、並びに第３および第４のＰチャネル Ｃ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｊ、ｔおよびＱ４，３はビ
ット線ＢＬｊ、ｓＴ］上の電位とセンスアンプ駆動信号
φ８、φアを同電位にするためのＦＥＴである。ＦＥＴ
Ｑ ｊｌ。およびＱｊｌ□のドレインにはビット線Ｂ
Ｌｊが接続され、ＦＥＴＱｊ、、およびＱｌ、３のドレ
インにはビット線下Ｔ］が接続されている。ＦＥＴ Ｑ
ｊＩｏおよびＱＪ、、のソースは線路ＬＮに接続され
、そのゲートは第１の信号としてのセンスアンププルア
ップ信号ＢＨが伝送される線路Ｌ！ＩＮに接続されてい
る。Ｆ Ｅ Ｔ Ｑｊ、、およびＱＪ、３のソースは線
路ＬＰに接続され、そのゲートはセンスアンププルアッ
プ信号ＢＨの反転信号である第２の信号としての西を伝
送する線路ＬＢＨに接続されている。and Qj, and the third and fourth P-channel CMOS FET Qj, t and Q4,3 are bit lines BLj, sT] and sense amplifier drive signals φ8, φA are set to the same potential. This is an FET for FET
Q jl. And the bit line B is connected to the drain of Qjl□.
Lj is connected, and the bit line lower T] is connected to the drains of FETs Qj and Ql,3. FETQ
The sources of jIo and QJ, , are connected to the line LN, and their gates are connected to the line L!, through which the sense amplifier pull-up signal BH as the first signal is transmitted. Connected to IN. The sources of F E T Qj, and QJ,3 are connected to the line LP, and their gates are connected to the line LBH, which carries the second signal west, which is the inverted signal of the sense amplifier pull-up signal BH. .
ＷＬｉはワード線であり、Ｑ ｓ ｉ ｊおよびＣｓ
ｉ Ｊはメモリセルを構成するＦＥＴおよびコンデンサ
である。ＱＪ、はビット線ＢＬｊとＢＬｊとをイコライ
ズするＦＥＴであり、そのゲートにはイコライズ信号Ｅ
Ｑを伝送する線路ＬＱが接続されている。WLi is the word line, Q s i j and Cs
iJ is an FET and a capacitor that constitute a memory cell. QJ is a FET that equalizes bit lines BLj and BLj, and an equalization signal E is applied to its gate.
A line LQ for transmitting Q is connected.
Ｙｊはコラムアドレス選択信号であり、ＱＪ８およ Ｏ
びＱＪ、は転送用ＦＥＴであって、選択されたビット線
ＢＬｊ、ＢＬゴと入出力線Ｉ１０．Ｉ／万との間のスイ
ッチングを行なう。ＦＥＴＱＢＬはビット線プリチャー
ジ電位発生回路５と線路ＬＮとのスイッチングを行なう
スイッチング手段としてのＦＥＴであり、そのゲートに
はプリチャージ信号ＰＲが入力される。Yj is a column address selection signal, and QJ8 and O and QJ are transfer FETs that connect selected bit lines BLj and BLgo and input/output lines I10. Performs switching between I/10,000. FETQBL is a FET serving as a switching means for switching between bit line precharge potential generation circuit 5 and line LN, and a precharge signal PR is input to its gate.
次に、上記のように構成されたダイナミック・センスア
ンプの動作を、第１図のメモリセルのコンデンサＣｓ
ｉ ｊの記憶内容を読み出す場合について、第１図およ
び動作波形図である第２図を参照しながら説明する。こ
こでは、コンデンサＣｓ＝ｉの記憶内容が「１」である
とする。なお、第２図において、（ａｌは外部「馨信号
を示し、（ｂｌはイコライズ信号ＥＱｉＣ）はワード線
ＷＬｉ上の信号、（ｄｌ、 ｔｅｌはセンスアンプトリ
ガ信号ＳＮ、 ＳＰ、 （ｆ）。Next, the operation of the dynamic sense amplifier configured as described above will be explained using the capacitor Cs of the memory cell shown in FIG.
The case of reading out the stored contents of ij will be explained with reference to FIG. 1 and FIG. 2 which is an operation waveform diagram. Here, it is assumed that the stored content of capacitor Cs=i is "1". In FIG. 2, (al indicates an external control signal, (bl is an equalization signal EQiC), a signal on the word line WLi, and (dl, tel are sense amplifier trigger signals SN, SP, (f).
（ｇ）はセンスアンプ駆動信号φ８．φＰｌｈ）はセン
スアンププルアップ信号ＢＨ１ｉ）はプリチャージ信号
ＰＲ，（ｊ）はビット線ＢＬｊ上の信号（折れ線５１１
）、ＢＬｊ上の信号（折れ線５１２）を示す。(g) is the sense amplifier drive signal φ8. φPlh) is the sense amplifier pull-up signal BH1i) is the precharge signal PR, and (j) is the signal on the bit line BLj (broken line 511).
), the signal on BLj (broken line 512) is shown.
第２図（ａ）に示す外部ＲＡＳ信号の立下りにより、Ｄ
ＲＡＭは活性状態に入る。活性状態に入ると、外部ＲＡ
Ｓ信号により外部ロウアドレス信号がチップ内部にラッ
チされる。次に、第２図（ｂｌに示すイコライズ信号Ｅ
Ｑ、（ｈｌに示すセンスアンププルアップ信号ＢＨおよ
び（ｉ）に示すプリチャージ信号ＰＲが低レベルになる
。次に、チップ内部にラッチされたロウアドレスに応じ
て選択されたワード線が高レベルになる。第１図では、
ＷＬｉが選択されたとする。第２図（Ｃ）に示すＷＬｉ
上の信号が高レベルになると、Ｆ Ｅ Ｔ Ｑ、ｉ、が
オンして、コンデンサＣｓ ｉ ｊに蓄えられた電荷が
ビット線ＢＬｊに転送され、ビット線ＢＬｊの電位が、
イコライズ時のビット線電位すなわちビット線プリチャ
ージ電位■８．よりも高くなる。次に、第２図（ｄ）に
示すセンスアンプトリガ信号ＳＮを高レベルにし、（ｅ
）に示すセンスアンプトリガ信号ＳＰを低レベルにする
ことにより、Ｆ Ｅ Ｔ Ｑ ＳＮおよびＱ３Ｆがオン
して（ｆ）に示すセンスアンプ駆動信号φ８が低レベル
になり、（ｇ）に示すφ、が高レベルになる。このこと
により、ＮチャネルおよびＰチャネルセンスアンプが動
作して、ビット線ＢＬｊとＷπゴ間の電位差が増幅され
て、ビット線ＢＬｊの電位が■。６、ビット線ＢＬゴの
電位がＶＳＳとなり、ビット線ＢＬｊにコンデンサＣｓ
ｉ ｊの記憶内容「１」が読み出される。Due to the fall of the external RAS signal shown in FIG. 2(a), D
The RAM enters the active state. Once in active state, external RA
The external row address signal is latched inside the chip by the S signal. Next, the equalization signal E shown in FIG. 2 (bl)
Q, the sense amplifier pull-up signal BH shown in (hl) and the precharge signal PR shown in (i) become low level. Next, the word line selected according to the row address latched inside the chip becomes high level. In Figure 1,
Assume that WLi is selected. WLi shown in FIG. 2(C)
When the above signal becomes high level, FET Q,i turns on, the charge stored in the capacitor Cs i j is transferred to the bit line BLj, and the potential of the bit line BLj becomes
Bit line potential during equalization, that is, bit line precharge potential ■8. be higher than Next, the sense amplifier trigger signal SN shown in FIG. 2(d) is set to high level, and (e
) By setting the sense amplifier trigger signal SP shown in (g) to a low level, FET Q SN and Q3F are turned on, and the sense amplifier drive signal φ8 shown in (f) becomes a low level, and φ, shown in (g) becomes high level. As a result, the N-channel and P-channel sense amplifiers operate, and the potential difference between the bit line BLj and Wπ is amplified, and the potential of the bit line BLj becomes ■. 6. The potential of bit line BLgo becomes VSS, and capacitor Cs is connected to bit line BLj.
The stored content "1" of i j is read out.
次に、コラムアドレス選択信号が高レベルになる。ビッ
ト線ＢＬｊおよびπＴ］が選択される場合には、コラム
アドレス信号Ｙｊが高レベルになり、ビット線ＢＬｊお
よびＷτゴのデータが転送用ＦＥＴＱ、８およびＱＪ、
を通して入出力線１１０および「７てに転送される。Next, the column address selection signal goes high. When the bit lines BLj and πT] are selected, the column address signal Yj goes high and the data on the bit lines BLj and Wτ are transferred to the transfer FETs Q, 8 and QJ,
is transferred through input/output lines 110 and 7.
次に、外部ＲＡＳ信号の立上りにより、ＤＲＡＭが不活
性化状態に入ると、外部ＲＡＳ信号が高レベルになった
後、選択されていたワード線ＷＬｉ上の電位が低レベル
になり、ＦＥＴＱ、ｔｈ、がオフする。次に、センスア
ンプトリガ信号ＳＮが低レベルになり、信号ＳＰが高レ
ベルになる。次に、イコライズ信号ＥＱが高レベルにな
ることにより、ビット線ＢＬｊとＢＬｊとがイコライズ
され、その電位が１／２Ｖｃｃとなる。このとき、線路
ＬＨはＦＥＴＱ＝＋およびＱＪｚを通して１／２Ｖｃｃ
ＶアＭＷにプリチャージされ、線路り、はＦＥＴＱ
Ｊ３およびＱｊａを通して１ ／ ２ Ｖｃｃ＋ ｌ
Ｖｔｏｐ ｌにプリチャージされる。ここで、■ＴＨＮ
およびＶＴ＋ＩＰはＮチャネルおよびＰチャネルＦＥＴ
のスレショールド電圧である。次に、センスアンププル
アップ信号ＢＨが高レベルになると同時に、Ｙ下が低レ
ベルとなり、線路ＬＭはＦ Ｅ Ｔ Ｑ ＪＩ Ｏおよ
びＱＪ、。Next, when the DRAM enters the inactivation state due to the rising edge of the external RAS signal, the potential on the selected word line WLi becomes low level after the external RAS signal becomes high level, and FETQ, th , turns off. Next, the sense amplifier trigger signal SN goes low and the signal SP goes high. Next, the equalize signal EQ becomes high level, so that the bit lines BLj and BLj are equalized and their potential becomes 1/2 Vcc. At this time, line LH is connected to 1/2Vcc through FETQ=+ and QJz.
Precharged to V A MW, the line goes, is FETQ
1/2 Vcc+l through J3 and Qja
Precharged to Vtop l. Here, ■THN
and VT+IP are N-channel and P-channel FETs
is the threshold voltage of Next, at the same time as the sense amplifier pull-up signal BH becomes high level, Y lower becomes low level, and the line LM becomes FETQJIO and QJ.
を通して１／２Ｖｃｃにプリチャージされ、同様に、線
路ＬＰはＦＥＴＱＪ１□およびＱ１１３を通して１／２
Ｖｃｃにプリチャージされる。さらに、プリチャージ信
号ＰＲが高レベルになり、線路ＬＨとビット線プリチャ
ージ電位■ＢＬを発生するプリチャージ電位発生回路５
とを接続して、線路ＬＨの電位すなわち信号φ８のレベ
ルをＶＩＩＬに子る。このとき、Ｆ Ｅ Ｔ ＱＪｌ。Similarly, line LP is precharged to 1/2Vcc through FETQJ1□ and Q113.
Precharged to Vcc. Further, the precharge signal PR becomes high level, and the precharge potential generation circuit 5 generates the line LH and bit line precharge potential ■BL.
and the potential of line LH, that is, the level of signal φ8, is applied to VIIL. At this time, FET QJl.
およびＱＪｌ１を通してビット線ＢＬｊおよび「Ｔ］の
電位がＶＳｔとなり、さらに、ＦＥＴＱｊ＋□およびＱ
Ｊｌ３を通して線路り。The potential of bit lines BLj and “T” becomes VSt through QJl1 and FETQj+□ and Q
Take the train through Jl3.
の電位すなわち信号φ７のレベルがＶＢＬとなる。The potential of the signal φ7, that is, the level of the signal φ7 becomes VBL.
ＺＬ＋ なお、上記実施例では、イコライズ信号ＥＱ。ZL+ Note that in the above embodiment, the equalize signal EQ.
センスアンププルアップ信号ＢＨおよびプリチャージ信
号ＰＲを各々別の信号として扱ったが、これらのうちの
一部またはすべてが同一の信号であっても同様の効果を
奏する。Although the sense amplifier pull-up signal BH and the precharge signal PR are treated as separate signals, the same effect can be achieved even if some or all of them are the same signal.
以上説明したように本発明は、第３のＮチャネルＭＱＳ
ＦＥＴおよび第４のＮチャネルＭＯＳＦＥＴと、第３の
ＰチャネルＭＯＳＦＥＴおよび第４のＰチャネルＭＯＳ
ＦＥＴとを設け、センスアンプ駆動信号のレベルをスイ
ッチング手段を介して中間の電位にすることにより、ビ
ット線上の電位とセンスアンプ駆動信号のレベルを中間
の電位にすることができ、ビット線上のプリチャージ電
位をスイッチング手段を介して供給することができるの
で、内部雑音に対する余裕度の大きいＣＭＯＳセンスア
ンプを有するダイナミック・ランダム・アクセス・メモ
リを得ることができる効果がある。As explained above, the present invention provides a third N-channel MQS
FET and fourth N-channel MOSFET, and third P-channel MOSFET and fourth P-channel MOS
By providing a FET and setting the level of the sense amplifier drive signal to an intermediate potential via a switching means, the potential on the bit line and the level of the sense amplifier drive signal can be set to an intermediate potential, and the level of the sense amplifier drive signal on the bit line can be set to an intermediate potential. Since the charge potential can be supplied via the switching means, it is possible to obtain a dynamic random access memory having a CMOS sense amplifier with a large margin against internal noise.
また、ビット線プリチャージ電位供給用の付加的配線を
配置する必要がないので、アンプサイズの増大を抑えた
ダイナミック・ランダム・アクセス・メモリを得ること
ができる効果がある。Further, since there is no need to arrange additional wiring for supplying a bit line precharge potential, it is possible to obtain a dynamic random access memory with suppressed increase in amplifier size.
第１図は本発明に係わるダイナミック・ランダム・アク
セス・メモリの一実施例を示す回路図、第２図はその動
作を説明するためのタイムチャート、第３図は従来のダ
イナミック・ランダム・アクセス・メモリを示す回路図
、第４図はその動作を説明するためのタイムチャート、
第５図は従来のダイナミック・ランダム・アクセス・メ
モリのアレイ部の構成を示す構成図、第６図は他の従来
のダイナミック・ランダム・アクセス・メモリのビット
線対とＮＭＯＳセンスアンプの構成を示す回路図である
。
Ｑ、、、ＱＪ、・ Ｑｊ、、・ ＱＪ、、・Ｑ ｓ ｉ
ｊ・ ＱＪ５・ ＱＢＬ・・・ＮチャネルＭＯＳ Ｆ
ＥＴ、 Ｑ３３． Ｑｊａ、 Ｑ、Ｈ□。
ＱＪ、３・・・ＰチャネルＭＯＳＦＥＴ、ＢＬ ｊ、Ｂ
Ｌ ｊ・・・ビット線、Ｌ）１． Ｌ、、 ＬＢＩｌ、
ＬＢｘ、 Ｌ Ｑ・・・線路、Ｑ、Ｎ・・・センスア
ンプ駆動用ＮチャネルＭＯＳＦＥＴ、ＱＳＦ・・・セン
スアンプ駆動用ＰチャネルＭＯＳＦＥＴ、ＶＮ・・・接
地、■、・・・電源線、ＷＬｉ・・・ワード線、Ｃｓ
ｉ ｊ・・・コンデンサ、ＱＪ８． Ｑ、９・・・転
送用ＦＥＴ、Ｉｌｏ、Ｉｌｏ・・・入出力線、５・・・
プリチャージ電位発生回路。FIG. 1 is a circuit diagram showing an embodiment of a dynamic random access memory according to the present invention, FIG. 2 is a time chart for explaining its operation, and FIG. 3 is a circuit diagram showing an embodiment of a dynamic random access memory according to the present invention. A circuit diagram showing the memory, FIG. 4 is a time chart to explain its operation,
FIG. 5 is a configuration diagram showing the configuration of the array section of a conventional dynamic random access memory, and FIG. 6 is a configuration diagram of the bit line pair and NMOS sense amplifier of another conventional dynamic random access memory. It is a circuit diagram. Q,,,QJ,・Qj,,・QJ,,・Q s i
j・QJ5・QBL・・・N channel MOS F
ET, Q33. Qja, Q, H□. QJ, 3...P channel MOSFET, BL j, B
L j...Bit line, L)1. L,, LBIl,
LBx, L Q...Line, Q, N...N-channel MOSFET for driving sense amplifier, QSF...P-channel MOSFET for driving sense amplifier, VN...Ground, ■,...Power line, WLi ...Word line, Cs
i j...capacitor, QJ8. Q, 9... Transfer FET, Ilo, Ilo... Input/output line, 5...
Precharge potential generation circuit.
Claims (6)
ビット線対間に設けられたイコライズ用ＭＯＳＦＥＴと
、前記ワード線とビット線の交点に設けられたメモリセ
ルと、前記ビット線毎に設けられビット線対に読み出さ
れたメモリセルの記憶情報を増幅する第１および第２の
ＮチャネルＭＯＳＦＥＴから成る第１のセンスアンプと
、第１および第２のＰチャネルＭＯＳＦＥＴから成る第
２のセンスアンプとを有するダイナミック・ランダム・
アクセス・メモリにおいて、前記ビット線対毎に設けら
れ、ドレインおよびソースが前記第１のＮチャネルＭＯ
ＳＦＥＴのドレインおよびソースに各々接続され、ゲー
トが第１の信号を伝送する線路に接続された第３のＮチ
ャネルＭＯＳＦＥＴと、ドレインおよびソースが前記第
２のＮチャネルＭＯＳＦＥＴのドレインおよびソースに
各々接続され、ゲートが前記第１の信号を伝送する線路
に接続された第４のＮチャネルＭＯＳＦＥＴと、ドレイ
ンおよびソースが前記第１のＰチャネルＭＯＳＦＥＴの
ドレインおよびソースに各々接続され、ゲートが第２の
信号を伝送する線路に接続された第３のＰチャネルＭＯ
ＳＦＥＴと、ドレインおよびソースが前記第２のＰチャ
ネルＭＯＳＦＥＴのドレインおよびソースに各々接続さ
れ、ゲートが前記第２の信号を伝送する線路に接続され
た第４のＰチャネルＭＯＳＦＥＴとを備え、前記第１、
第２のセンスアンプを駆動する駆動信号のレベルをスイ
ッチング手段を介して電源電位と接地電位との中間の電
位にすることを特徴とするダイナミック・ランダム・ア
クセス・メモリ。(1) A plurality of word lines and a plurality of bit line pairs, an equalizing MOSFET provided between the bit line pairs, a memory cell provided at the intersection of the word line and the bit line, and a plurality of bit line pairs. a first sense amplifier consisting of first and second N-channel MOSFETs that amplify the stored information of the memory cell read out to the bit line pair; and a second sense amplifier consisting of first and second P-channel MOSFETs. Dynamic random amplifier with sense amplifier
In the access memory, each bit line pair is provided with a drain and a source connected to the first N-channel MO
a third N-channel MOSFET, which is connected to the drain and source of the SFET, and whose gate is connected to the line transmitting the first signal; and whose drain and source are connected to the drain and source of the second N-channel MOSFET, respectively. a fourth N-channel MOSFET whose gate is connected to the line transmitting the first signal; a fourth N-channel MOSFET whose drain and source are respectively connected to the drain and source of the first P-channel MOSFET; and whose gate is connected to the line that transmits the first signal; A third P-channel MO connected to the line that transmits the signal
SFET, and a fourth P-channel MOSFET whose drain and source are connected to the drain and source of the second P-channel MOSFET, respectively, and whose gate is connected to the line for transmitting the second signal, 1,
A dynamic random access memory characterized in that the level of a drive signal for driving a second sense amplifier is set to an intermediate potential between a power supply potential and a ground potential through a switching means.
電位であることを特徴とする特許請求の範囲第１項記載
のダイナミック・ランダム・アクセス・メモリ。(2) The dynamic random access memory according to claim 1, wherein the intermediate potential is a precharge potential of a plurality of bit line pairs.
あることを特徴とする特許請求の範囲第１項記載のダイ
ナミック・ランダム・アクセス・メモリ。(3) The dynamic random access memory according to claim 1, wherein the switching means is an N-channel MOSFET.
させるタイミングは、イコライズ用ＭＯＳＦＥＴを導通
させるタイミングよりも遅いことを特徴とする特許請求
の範囲第１項〜第３項のいずれかに記載のダイナミック
・ランダム・アクセス・メモリ。(4) The timing of turning on the third and fourth N-channel MOSFETs is later than the timing of turning on the equalizing MOSFET, according to any one of claims 1 to 3. Dynamic random access memory.
を特徴とする特許請求の範囲第１項〜第４項のいずれか
に記載のダイナミック・ランダム・アクセス・メモリ。(5) The dynamic random access memory according to any one of claims 1 to 4, wherein the second signal is an inverted signal of the first signal.
３および第４のＮチャネルＭＯＳＦＥＴを導通させるタ
イミングよりも遅いことを特徴とする特許請求の範囲第
１項〜第５項のいずれかに記載のダイナミック・ランダ
ム・アクセス・メモリ。(6) The dynamic device according to any one of claims 1 to 5, wherein the timing at which the switching means is turned on is later than the timing at which the third and fourth N-channel MOSFETs are turned on. -Random access memory.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030011A JPS63197093A (en) | 1987-02-12 | 1987-02-12 | Dynamic random access memory |
| US07/116,285 US4780850A (en) | 1986-10-31 | 1987-11-02 | CMOS dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030011A JPS63197093A (en) | 1987-02-12 | 1987-02-12 | Dynamic random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197093A true JPS63197093A (en) | 1988-08-15 |
Family
ID=12291925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030011A Pending JPS63197093A (en) | 1986-10-31 | 1987-02-12 | Dynamic random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197093A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416371A (en) * | 1990-08-08 | 1995-05-16 | International Business Machines Corporation | Sense system for dynamic random access memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54141532A (en) * | 1978-04-26 | 1979-11-02 | Nec Corp | Mos transistor circuit |
| JPS613394A (en) * | 1984-06-15 | 1986-01-09 | Nec Corp | C-mis sensor amplifier |
| JPS61158094A (en) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | Sense amplifier drive circuit of dynamic memory |
-
1987
- 1987-02-12 JP JP62030011A patent/JPS63197093A/en active Pending
Patent Citations (3)
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