JPS61157946A - マイクロコンピユ−タ - Google Patents

マイクロコンピユ−タ

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JPS61157946A
JPS61157946A JP59276835A JP27683584A JPS61157946A JP S61157946 A JPS61157946 A JP S61157946A JP 59276835 A JP59276835 A JP 59276835A JP 27683584 A JP27683584 A JP 27683584A JP S61157946 A JPS61157946 A JP S61157946A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータ、特に命令実行サイク
ルの圧縮を行う場合等に用いて好適なマイクロコンピュ
ータに関する。
〔従来の技術〕
一般にランダムアクセスメモリ　（ＲＯＭ）を内蔵する
シングルチップ型のマイクロコンピュータでは、命令の
実行と命令のフェッチ（Ｖｔみ出し）はオーバラップし
ている。これはいわゆるパイプライン処理と呼ばれてい
る。この命令の実行時間と命令のフェッチ時間が同一で
あれば１００％００％オーバラップとができるが、はと
んどの場合命令のフェッチ時間の方が短いため、ＲＯＭ
をアクセスしない時間がある。
各命令は基本命令サイクルを単位として実行され、バイ
ト単位のプログラムエリアを持つ４ビツトマイクロコン
ピユータであれば、１バイト命令はｌ命令サイクル、２
バイト命令は２命令サイクル、３バイト命令は３命令サ
イクルが夫々必要ご通常のルーチンでは１バイトを読み
出す毎にプログラムカウンタを１つ、ｌ命令サイクル毎
に増加させるのがこれまでの方法である。
（発明が解決しようとする問題点〕 ところが、上述の如き従来法の場合、ＲＯＭをアクセス
しない無駄な時間が多く、また２命令サイクル、３命令
サイクルを区別するための命令デコーダのマシンステー
ト信号（マシンサイクルを区別する信号）が多くなり、
しかもサイクル数が多いだけそのサイクルに必要な制御
信号を発生する回路が多くなる等の欠点があった。
この発明は斯る点に鑑みてなされたもので、命令実行時
間を短縮することができ、しかも命令デコードに必要な
マシンステート信号を減らして命令デコーダを小型化す
ることができるマイクロコンピュータを提供するもので
ある。
〔問題点を解決するための手段〕
この発明によるマイクロコンピュータは、プログラムリ
ードオンリメモリ（１）と、このメモリ（１１からの命
令を解読する命令デコーダ（４）と、この命令デコーダ
（４）からの制御信号に応答して基本命令サイクル毎に
インクリメントされる（ジャンプ命令などの場合を除い
て）プログラムカウンタ（５）と、上記プログラムリー
ドオンリメモリ（１）からのデータを記憶する記憶手段
（２）、（６）とを備え、圧縮命令時上記プログラムカ
ウンタ（５）を上記基本命令サイクルの途中でインクリ
メントするように構成している。
〔作用〕
プログラムリードオンリメモリ（１）からの命令を解読
する命令デコーダ（４）からの制御信号により、圧縮命
令のない通常の動作時はプログラムカウンタ（５）を基
本命令サイクル毎にインクリメントし、圧縮命令時には
プログラムカウンタ（５）を基本命令サイクルの途中で
インクリメントすることにより、命令実行時間が短縮さ
れる。
〔実施例〕
以Ｆ、この発明の一実施例を図面を参照して説゛明する
。
先ず、この発明の基本原理を第３図〜第６図を参照し、
従来法と対比させ乍ら説明する。
第３図及び第４図はＬＤＡ　（８ビツトのオペランド）
ＲＡＭ　（オペランドで８ビツトのアドレスデータ命令
）の場合、すなわちＲＡＭでボされる８ビツトのＲＡＭ
アドレスからアキュムレータにデータを移す命令の場合
で、第３図が圧縮前（従来法）、第４図が圧縮後（この
発明による）である。
第３図では、最初のクロックＭｌでオペコード（ＬＤＡ
）をフェッチし、クロックＭ２〜Ｍｌで示される第１命
令サイクルの最後のクロックＭｌでＲＡＭアドレスをフ
ェッチし、次のクロックＭ２〜Ｍｌでボされる第２命令
サイクルのクロックＭＯでＲＡＭデータを続み出し、次
のクロックＭｌでアキュムレータにデータを移す、この
とき、プログラムカウンタＰＣはクロックＭ１で１個ず
つインクリメントされる。
一方、第４図では、最初のクロックＭ１でオペコード（
ＬＤＡ）をフェッチし、第１命令サイクル中のクロック
Ｍ３でＲＡＭアドレスをフェッチし、次のクロックＭＯ
でＲＡＭデータを読み出し、次のクロックＭ１でアキュ
ムレータにデータを移す。このとき、プログラムカウン
タＰＣはクロックＭ１で１個ずつインクリメントされる
のは上述同様であるが、ここでは第１命令サイクル内の
途中にあるクロックＭ３でも１個インクリメントされる
。つまり、これは圧縮命令があったことを意味している
。
従って、第３図では第１命令サイクルの全期間にわたっ
てＲＡＭアドレスの読み出しが行われたのに対し、第４
図では第１命令サイクルの約半分を用いてＲＡＭアドレ
スの読み出しが行われ、残りの空き時間に次の命令をフ
ェッチすることができる。このようにして第４図では２
バイト１命令サイクルの圧縮が可能となる。
第５図及び第６図はＣＡＬＬ（８ビツトのオペコード）
ＰＭ（オペランドで８ビツトのアドレスデータ（ハイア
ドレス））ＰＬ（オペランドで８ビツトのアドレスデー
タ（ローアドレス））の場合、すなわちＰＨＩＰＬで示
される２バイトのアドレスのジャンプ先にサブルーチン
コールする命令の場合で、第５図が圧縮前（従来法）、
第６図が圧縮後（この発明による）である。
第５図では最初のクロックＭｌで命令すなわちオペコー
ド（ＣＡＬＬ）をフェッチし、クロックＭ２〜Ｍ１で示
される第１命令サイクルの最終クロックＭ１で即値デー
タ（ＰＭ）をフェッチし、次のクロックＭ２〜Ｍ１でボ
される第２命令サイクルの最終クロックＭ１で即値デー
タ（Ｐｔ、　）をフェッチし、合計３命令サイクルでサ
ブルーチンコールする。このとき、プログラムカウンタ
ＰＣはクロ・ククＭｌで１個ずつインクリメントされる
。
一方第６図では最初のクロックＭ１で命令すなわちオペ
コード（ＣＡＬＬ）をフェッチし、クロックＭ２〜Ｍｌ
で示される＠１命令サイクル内のクロックＭ３で即値デ
ータ（ＰＭ　）をフェッチし、次のクロックＭｌで即値
データ（ＰＬ　）をフェッチし、合計２命令サイクルで
サブルーチンコールする。このとき、プログラムカウン
タＰｃはクロックＭ１で１個ずつインクリメントされる
のは上述同様であるが、ここでは第１命令サイクル内の
途中にあるクロックＭ３でも１個インクリメントされる
。つまり、これは圧縮命令があったことを意味している
。
従って、第５図では第１命令サイクルで即値データ（Ｐ
Ｈ）を読み出し、第２命令サイクルで即値データ（ＰＬ
　）を読み出していたのに対し、第６図では第１命令サ
イクル中に即値データ（ＰＨ）と（Ｐし）の読み出しが
なされ、次の第２命令サイクルでは次の命令をフェッチ
することができる。
このようにして第６図では３バイト２命令サイクルの圧
縮が可能となる。
第１図はこの発明の一実施例を不ずもので、同図におい
て、（１）はプログラムＲＯＭ１２）はデータバッファ
、（３）は命令レジスタ、（４）は例えばプログラマブ
ルロジックアレイ　（ＰＬＡ）で構成された命令デｍｌ
−ダ、（５）はプログラムカウンタ、り６）ば１ンＡＭ
アドレスレジスタ、（７１〜（９）はゲート用の電界効
果トランジスタ（ＦＥＴ）である。
次にこの回路動作を第２図を参照して説明する。
プログラムＲＯＭ　（１）からのデータは、命令の実行
をするため、最初第２図Ａに示す最初のクロックＭｌの
時にＦ　Ｅ　Ｔ　（８１を介して命令レジスタ（３）に
読み込まれ、更に命令デコーダ（４）に入る。そして、
命令が解読され、その命令が通常の圧縮を必要としない
１バイト１命令サイクルであれば、命令デコーダ（４）
からは圧縮命令のときのみ発生される特定の制御信号ｐ
ｃｕｐがプログラムカウンタ（５）に供給されないので
、プログラムカウンタ（５）は自動的にクロックＭｌと
Ｍ２の境界でフェッチ後インクリメントされて次の命令
フェッチにそなえ、次のクロックＭ１で次の命令をフェ
ッチする。第２図Ｂはこの時のプログラムカウンタ（５
）の動きをボしている。
一方フエッチした命令がＬＤＡ　ＲＡＭのような２バイ
ト１命令サイクルの圧縮命令であれば、クロックＭ３で
プログラムＲＯＭ（１）からの次のデータをＦＥＴ（７
）を介してデータバッファ（２）にフェッチし、Ｆ　Ｅ
　Ｔ　（９１及びデータバスを介してＲＡＭアドレスレ
ジスタ（６）に入れる。そしてこのデータはその命令サ
イクルの後半で使用される。
ここで、クロックＭ３とＭＯの境界で命令デコーダ（４
）より圧縮命令を表わす特定の制御信号ｐｃｕｐをプロ
グラムカウンタ（５）に供給し、次のクロックＭｌで次
の命令がフェッチできるようにインクリメントさせ、プ
ログラムＲＯＭ　＋１）のアクセスするアドレスとプロ
グラムカウンタ（５）のネオアドレスの値に矛盾が起き
ないようにする。すなわち、命令コードを含まない２バ
イト、３バイト目のデータをメモリアクセスの空き時間
を利用してデータバッファに読み込むが、その際に、通
常の命令サイクルより多くＲＯＭアクセスをしているの
で、このような実行が圧縮される命令では、プログラム
カウンタ（５）を１つ増加させてプログラムの実行が＋
ＥＬ＜行われるようにしている。第２図Ｃはこの時のプ
ログラムカウンタ（５）の動きを示している。
を述から理解されるように、圧縮される場合、２バイト
、３バイト目にはオペコードを含まず、命令サイクルの
後半で使用されるデータかアドレスである必要がある。
ところが、はとんど全ての４ビツトマイクロコンピユー
タの命令セットの２バイト、３バイト目はアドレスが演
算に使用されるデータであるので、問題なく、大部分が
圧縮されることになる。
第７図は圧縮命令による命令サイクル数の削減と処理速
度の向上を模式化したもので、同図において、左側部分
は２バイトｌ命令サイクルの圧縮の場合（第３図、第４
図相当）、右側部分は３バイト２命令サイクルの圧縮の
場合（第５図、第６図相当）である。すなわち、２バイ
トｌ命令サイクルの圧縮の場合、従来第７図Ａに示すよ
うに２命令号イクルでなる実行時間を要していたが、こ
の発明によれば第２図Ｂに示すように命令サイクルが１
つ減り、実行時間も　１／２に短縮されていることがわ
かる。また、３バイト２命令サイクルの圧縮の場合、従
来第７図Ａに示すように３命令サイクルでなる実行時間
を要していたが、この発明によれば第２図Ｂに示すよう
に命令サイクルが１つ減り、実行時間も２／３に短縮さ
れていることがわかる。
第８図は圧縮命令による命令デコーダ（ＰＬＡ）のマシ
ンステート数の削減と面積の縮小を説明するためのもの
で、ここでは３バイト命令の場合である。
第８図Ａは圧縮サイクル導入前を示し、第８図Ｂは圧縮
サイクル導入後を夫々示している。各図において、縦の
線はＡＮＤ項とよる選択ラインを表わし、Ｍｌはマシン
ステート１選択入力、Ｍ２はマシンステート２選択人力
、Ｍ３はマシンステート３選択人力を夫々表わしている
。ＡＮＤ項のされる。
第８図Ａ及び第８図Ｂの対比からもわかるように、圧縮
された結果命令デコードに必要なマシンステート入力数
が減少し、２命令サイクル、３命令サイクルの命令の場
合に必要な２サイクル目。
３サイクル目に出力するＯＲ項からの制御信号がいらな
くなるため、命令デコーダのＡＮＤ項を大幅に削減でき
、命令デコーダを小型にできる。
〔発明の効果〕
上述の如くこの発明によれば、従来２バイト命令は２命
令サイクル、３バイト命令は３命令サイクル必要であっ
た命令処理サイクルを、２バイト命令はｌ命令サイクル
に、３バイト命令は２命令サイクルに圧縮するようにし
たので、命令実行時間が短縮される。
また、命令デコーダを構成するＰＬＡのＡＮＤ項の中に
マシンステートを識別する人力を与えるのに必要な信号
線が減り、第２．第３命令サイクル時に必要な制御信号
を出力するＯＲ項を選択するＡＮＤ項が大幅に減少し、
命令デコーダを小型化（面積の縮小）が可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例をネオブロック図、第２図
は第１図の動作説明に供するための線図、第３図〜第６
図はこの発明の基本原理の説明に供するためのもので、
第３図及び第５図は圧縮前の線図、第４図及び第６図は
圧縮後の線図、第７図はこの発明と従来例を対比説明す
るための図、第８図は圧縮サイクル導入前と導入後の命
令デコードＰＬＡを示す線図である。 （１）はプログラムＲＯＭ、＋２）はデータバッファ、
（３）は命令レジスタ、（４）は命令デコーダ、（５）
はプログラムカウンタ、（６）はＲＡＭアドレスレジス
タである。 第２゛図 第３図 第４図 第５図 第６図 ＰＣＰＣ舎ｌ　　Ｐｃ◆２ 第７ 第８ 図 図

Claims (1)

    【特許請求の範囲】
  1. プログラムリードオンリメモリと、該メモリからの命令
    を解読する命令デコーダと、該命令デコーダからの制御
    信号に応答して基本命令サイクル毎にインクリメントさ
    れるプログラムカウンタと、上記プログラムリードオン
    リメモリからのデータを記憶する記憶手段とを備え、圧
    縮命令時上記プログラムカウンタを上記基本命令サイク
    ルの途中でインクリメントするようにしたことを特徴と
    するマイクロコンピュータ。
JP59276835A 1984-12-29 1984-12-29 マイクロコンピユ−タ Expired - Lifetime JPH0776917B2 (ja)

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