DE3546332C2 - Mikroprozessor mit verbessertem Befehlszyklus - Google Patents

Description

Die Erfindung betrifft einen Mikroprozessor mit verbessertem Befehlszy­ klus gemäß dem Oberbegriff des Patentanspruchs.

Bei modernen Festkörper-Mikroprozessoren wird häufig eine sog. Pipeline-Struktur verwendet, die es ermöglicht, daß sich Bearbeitungszyklen und Befehlszyklen überlappen. Im Bearbeitungszyklus werden Befehle aus dem Speicher be­ arbeitet. Jeder Befehl besteht aus einem Operationsbefehl (OP-Code), der in einem Festspeicher (ROM) oder einem programmierbaren Speicher (PROM) gespeichert ist und einem ebenfalls in einem ROM gespeicherten Operanden- oder Datenteil der auf einen veränderlichen Wert im Random-Access-Speicher (RAM) angewendet werden kann. Bei der herkömmlichen Pipeline- Bauart wird das Bearbeiten des Operationsbefehls und des Datenteils in verschiedenen Befehlsablaufzyklen durch­ geführt, die nachfolgend als Befehlszyklen bezeichnet werden. Um z. B. einen 2-Byte-Befehl, bestehend aus einem 1-Byte- OP-Code und einem 1-Byte-Datenteil in einem 4-Bit- Mikroprozessor zu bearbeiten, sind zwei Befehlszyklen erforderlich. In diesem Fall benötigt daher jeder Befehls­ zyklus drei Rechnertaktzyklen. Diese herkömmliche Pipeline- Bauart benötigt daher relativ lange Betriebszeiten, um ein bestimmtes Programm zu erledigen.

Im allgemeinen ist der Bearbeitungszyklus zur Bearbeitung von OP-Code oder Datenteilen kürzer, als der Befehlszyklus. Dies bedeutet, daß es während des Ausführungszyklus einen Zeitraum gibt, in dem keine Bearbeitung erfolgt. Wenn der nächste Befehl bereits in diesem Zeitraum abgerufen werden könnte, ließe sich die Laufzeit verkürzen.

Der Erfindung liegt die Aufgabe zugrunde, einen Mikroprozessor mit ei­ nem Betriebsverfahren der eingangs genannten Art so zu verbessern, daß durch einen anderen Arbeitszyklus eine Verkürzung des Befehlsablaufs erreicht wird.

Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patent­ anspruchs angegeben.

Ein erfindungsgemäßer Mikroprozessor ist dadurch gekennzeichnet, daß mit dem Speicher und dem Zähler ein Dekoder verbunden ist, der das erste Byte jedes vom Speicher ausgelesenen Befehls empfängt und an seinem Ausgang entsprechende Steuersignale abgibt, die am zweiten Eingang des Zählers anliegen, wenn das erste Byte im Dekoder anzeigt, daß der Befehl eine Mehrzahl von Bytes aufweist, wobei der Zähler unter Steuerung durch das Steuersignal um einen Zählerstand vorwärts zählt und innerhalb ei­ nes Maschinenzyklus ein zeitkomprimiertes Abrufen des nächsten Be­ fehlsbytes auf das erste Byte erfolgt.

Der Zähler spricht auf das Takten eines jeden Abrufzyklus an, um seinen Zählwert schrittweise zu erhöhen, und so den Zählwert mit der Adresse in Übereinstimmung zu halten, zu der der Zugriff in jedem Abrufzyklus er­ folgt.

Die Befehlsdaten bestehen aus einem OP-Code-Byte und einem Operanden- oder Datenbyte, wobei das OP-Code-Byte unmittelbar vor dem Beginn eines Befehlszyklus bearbeitet wird und dieser Bearbeitungsschritt den Schritt zur Bearbeitung des dem bearbeiteten OP-Code-Byte zugeordneten Datenbytes enthält und während des Beginns des Befehlszyklus abläuft. Alternativ bestehen die Befehlsdaten aus einem OP-Code-Byte und zwei Operanden- oder Datenbytes, wobei das OP-Code-Byte unmittel­ bar vor dem Beginn eines ersten Befehls bearbeitet wird, wobei dieser Bearbeitungsschritt die Schritte zur Be­ arbeitung eines ersten, dem bearbeiteten OP-Code-Byte zugeordneten Datenbytes enthält und während des Beginns des Befehlszyklus abläuft, sowie die Schritte zur Be­ arbeitung eines zweiten, dem ersten Datenbyte zuge­ ordneten Datenbyte enthält, und zwar während des ersten Befehlszyklus, der der Bearbeitung des ersten Datenbytes folgt.

Die Zeichnung stellt ein Ausführungsbeispiel der Erfindung dar. Es zeigen:

Fig. 1(A) und 1(B) Ablaufdiagramme von Befehlszyklen herkömmlicher und erfindungsgemäß vorge­ schlagener Ausführung von 2-Byte-Befehlen,

Fig. 2(A) und 2(B) Ablaufdiagramme von Befehlszyklen konventioneller und erfindungsgemäßer Art zur Ausführung von 3-Byte-Befehlen,

Fig. 3 ein schematisches Blockschaltbild eines erfindungsgemäßen Mikroprozessorsystems,

Fig. 4 den Vergleich von Ablaufdiagrammen von konventionellen und erfindungsgemäßen Befehlsabläufen mit einem Wert des Programmzählers während der Ausführung von 1-Byte-Befehlen (B) und der von 2-Byte-Befehlen (C),

Fig. 5(A) und 5(B) die Dauer der Befehlszyklen zur Aus­ führung von 2-Byte- und 3-Byte-Befehlen nach dem herkömmlichen und dem erfindungs­ gemäßen Verfahren und

Fig. 6(A) und 6(B) Abbildungen eines herkömmlichen und des Befehlsdekoders bei erfindungs­ gemäßer Verfahrensführung.

Die Erfindung wird anhand der nachfolgenden Beschreibung und den Zeichnungen einer bevorzugten Ausführungsform erläutert, die jedoch keine Beschränkung der Anmeldung beinhalten soll, da auch andere Ausführungsbeispiele vorliegen, die unter den Erfindungsgedanken fallen.

Bezugnehmend auf Fig. 1(A) und 1(B) wird die grundlegende Idee des erfindungsgemäßen Verfahrens im Vergleich zu einem herkömmlichen Verfahren beschrieben. Fig. 1(A) zeigt ein typisches konventionelles Verfahren und Fig. 1(B) das erfindungsgemäße Verfahren. Beide Diagramme zeigen die Ausführung eines 2-Byte-Befehls, der einen 8-Bit-Operationsbefehl (OP-Code), wie z. B. LDA, und einen 8-Bit-Operanden- oder Datenteil, der in diesem Fall ein Adreßenteil ist, der die zugehörige RAM-Adresse angibt, enthält. Im gezeigten Beispiel veranlaßt der Befehl, daß der Inhalt einer bestimmten RAM-Adresse in den Speicher über­ tragen oder geladen wird.

Im herkömmlichen Ablauf nach Fig. 1(A) wird der OP-Code LDA für den zweiten Befehlszyklus bearbeitet, bevor der erste Befehlszyklus beginnt. Im nächsten bearbeiteten Zyklus, der mit dem Beginn des ersten Befehlszyklus zu­ sammenfällt, werden die vom Datenteil in der RAM-Adresse festgestellten Daten bearbeitet. Die im Bearbeitungs­ zyklus bearbeiteten Daten, die gleichzeitig mit dem ersten Befehlszyklus beginnen, und der OP-Code LDA, der vor dem ersten Befehlszyklus bearbeitet wurde, werden während des zweiten Befehlszyklus verwendet.

Beim herkömmlichen Verfahren wird ferner ein Programmzähler am Ende jedes Befehlszyklus um eins erhöht. Zu Beginn des Bearbeitungszyklus des OP-Codes steht der Programmzähler auf dem Wert PC. Zu Beginn des ersten Befehlszyklus wird der Programmzähler um eins auf den Wert PC + 1 heraufgesetzt. Entsprechend wird der Programmzähler zu Beginn des zweiten Befehlszyklus um 1 heraufgesetzt, so daß sein Wert dann PC + 2 beträgt.

Im Verfahren gemaß der Erfindung nach Fig. 1(B) wird der OP-Code für den ersten Befehlszyklus, wie im oben be­ schriebenen Verfahren, vor Beginn des ersten Befehls­ zyklus bearbeitet. Dieser 2-Byte-OP-Code enthält eine Anordnung, den Bearbeitungszyklus zu kürzen. Im Zeitraum M₂ bis M₃ des ersten Befehlszyklus werden Daten in der RAM- Adresse, die vom Daten-RAM bestimmt werden, bearbeitet. Die Datenteile, die im Zeitraum M₂ bis M₃ des ersten Befehls­ zyklus bearbeitet werden, und der OP-Code, der vor dem ersten Befehlszyklus bearbeitet wird, werden zur Aus­ führung des ersten Befehlszyklus verwendet. Beim Verfahren gemäß der Anmeldung werden die im Zeitraum M₂ bis M₃ bear­ beiteten Daten der RAM-Adresse zur Ausführung des Befehls im ersten Befehlszyklus erst im folgenden Zeitraum M₀ bis M₁ benötigt.

Im Verlauf des Verfahrens wird am Ende jedes Befehlszyklus der Programmzähler um eins erhöht. Der Programmzähler wird also bei jedem M₃-Zeittakt um eins heraufgesetzt. Mit anderen Worten wird am Ende des Bearbeitungszyklus für den OP-Code der Wert des Programmzählers von PC auf PC + 1 erhöht. Im Zusammenhang mit dem M₃-Takt im ersten Befehls­ zyklus wird der Programmzähler um eins erhöht und der Wert des Zählers entsprechend von PC + 1 auf PC + 2 erhöht. Anschließend wird der Programmzähler gemäß einem M₁- Zeittakt am Ende des ersten Befehlszyklus erneut um eins heraufgesetzt.

Im Zeitraum M₀ bis M₁ des ersten Befehlszyklus kann der OP-Code für den nächsten Befehlszyklus bearbeitet werden.

Man benötigt daher ersichtlicherweise nur einen Befehlszyklus, um einen 2-Byte-Befehl gemäß dem Verfahren nach der Erfindung auszuführen.

Die Fig. 2(A) und 2(B) zeigen ein anderes Beispiel, das die Ausführung eines 3-Byte-Befehls betrifft. Das gezeigte Beispiel bezieht sich auf den Aufruf eines Unterprogramms, durch das das Steuerprogramm auf eine 2-Byte-Programm­ adresse, d. h. ein HIGH-Adreßbyte P_H und ein LOW-Adreß­ byte P_L springt. Der Befehl enthält also einen 1-Byte- (8-Bit)-OP-Code CALL und die zwei Datenbytes P_H und P_L.

Beim konventionellen Verfahren nach Fig. 2(A) wird der OP-Code für den Befehl, der im dritten Befehlszyklus ausgeführt werden soll, vor dem Beginn des ersten Befehls­ zyklus bearbeitet. Im nächsten Bearbeitungszyklus der zeitgleich mit dem ersten Befehlszyklus abläuft, wird das HIGH-Adreßbyte P_H bearbeitet. Ähnlich wird im zweiten Befehlszyklus das LOW-Adreßbyte P_L bearbeitet. Die HIGH- und LOW-Adreßbytes P_H und P_L- die in Bearbeitungszyklen zugleich mit dem ersten und zweiten Befehlszyklus bearbeitet werden und der OP-Code CALL, der vor dem ersten Befehlszyklus bearbeitet wird, werden dazu benutzt, den Aufruf des Unter­ programms im dritten Befehlszyklus auszuführen.

Im Verlauf des Verfahrens wird am Ende jedes Befehlszyklus der Programmzähler um eins erhöht. Entsprechend wird am Ende des Bearbeitungszyklus für den OP-Code der Wert des Programmzählers von PC auf PC + 1 erhöht. Am Ende des ersten Befehlszyklus wird der Programmzähler um eins heraufgesetzt, und der Wert des Zählers wächst entsprechend von PC + 1 auf PC + 2. In gleicher Weise wird der Programm­ zähler am Ende des zweiten und dritten Befehlszyklus um eins erhöht.

Im Verfahren gemäß der Erfindung nach Fig. 2(B) wird der OP-Code CALL für den Befehl, der im zweiten Befehls­ zyklus ausgeführt werden soll, vor Beginn des ersten Befehlszyklus ausgeführt. Der OP-Code CALL enthält eine Anordnung, die nachfolgenden Bearbeitungszyklen zu kürzen. Im Zeitraum M₂ bis M₃ im ersten Befehlszyklus wird das HIGH-Adreßbyte P_H bearbeitet. Im Zeitraum M₀ bis M₁ im ersten Befehlszyklus wird das LOW-Adreßbyte P_L bearbeitet. Die Adreßbytes P_H und P_L, die im ersten Befehlszyklus bearbeitet werden und der OP-Code CALL, der vor dem ersten Befehlszyklus bearbeitet wird, werden dazu benutzt, den Aufruf des Unterprogramms im zweiten Befehlszyklus auszuführen.

Im Verlauf des Verfahrens wird am Ende jedes Befehlszyklus der Programmzähler um eins erhöht. Der Programmzähler wird also bei jedem M₃-Zeittakt, der mitten (auf halbem Wege) in jeden Befehlszyklus fällt, um eins heraufge­ setzt. Am Ende des Bearbeitungszyklus für den OP-Code erhöht sich der Wert des Programmspeichers von PC auf PC + 1. Entsprechend dem M₃-Takt im ersten Befehlszyklus wird der Programmzähler erneut um eins erhöht und der Wert des Programmzählers steigt demzufolge auf PC + 2. Schließlich wird der Programmzähler gemäß dem M₁-Zeittakt am Ende des ersten Befehlszyklus um eins erhöht und so weiter.

Zu Beginn des zweiten Befehlszyklus kann der OP-Code für den nächsten auszuführenden Befehl bearbeitet werden.

Man benötigt daher, wie hieraus zu bemerken ist, nur zwei Befehlszyklen, um einen 3-Byte-Befehl gemäß dem Verfahren der vorliegenden Anmeldung auszuführen.

Fig. 3 zeigt ein Mikroprozessorsystem, das zur Ausführung des Verfahrens gemäß der vorliegenden Erfindung geeignet ist. Das Ausführungsbeispiel des Mikroprozessors enthält ein programmierbares ROM (PROM) 1, einen Pufferspeicher 2, einen Befehlsspeicher 3, einen Befehlsdekoder 4, der z. B. auf einer programmierbaren Logikmatrix (PLA) basiert, einen Programmzähler 5, ein RAM-Adreß-Speicher 6 und Feld­ effekttransistoren 7 bis 9.

Die Wirkungsweise des Ausführungsbeispiels des Mikro­ prozessors wird nachfolgend unter Bezug auf Fig. 4 be­ schrieben. Fig. 4(A) zeigt Zeittakte M₂, M₃, M₀ und M₁, die während jedes Befehlszyklus erzeugt werden. (B) zeigt den Zählerwert des Programmzählers 5 während der Ausführung von logisch fortlaufenden 1-Byte-Befehlen. (C) zeigt die Änderung des Zählerwertes im Programmzähler 5 während der Ausführung von logisch fortlaufenden 2-Byte- Befehlen.

Der Befehlsdekoder 4 gibt ein Signal PCUP zur Erhöhung des Programmspeichers und einige Steuersignale C₁ bis C₃, die den Informationsfluß zwischen den Mikroprozessorelementen 1 bis 6 steuern. Die Steuersignale C₁, C₂ und C₃ werden mit dem Zeittakt M₃, M₁ bzw. M₃ verknüpft (AND), um die FETs 7, 8 und 9 zu steuern. Wenn die FETs 7 und 8 leitend sind, lassen sie Daten, entweder Datenteile oder OP-Codes, vom PROM 1 zum Pufferspeicher 2 oder zum Befehlsspeicher 3 gelangen. Wenn FET 9 leitend ist, läßt er den Datenteil aus dem Pufferspeicher 2 in den Datenbus gelangen, von wo der Datenteil in den RAM-Adreß- Speicher 6 als Menge, als Speichergröße oder als ähnlicher Befehl oder in den Programmzähler 5 zum Aufruf von Unter­ programmen usw. geladen werden kann.

Wenn ein OP-Code eine Anordnung zur beschleunigten Bearbeitung des Datenteils enthält, gibt der Befehls­ dekoder 4 sowohl einen PCUP-Impuls, als auch C₂- und C₃-Impulse, die es ermöglichen, daß der Datenteil in und aus dem Pufferspeicher 2 nach Maßgabe des nächsten M₁-Zeittaktes geladen wird, und erhöht den Programmzähler, um zum nächsten OP-Code zu gelangen.

Im Beispiel nach Fig. 4(B) wird ein 1-Byte-Befehl in einem einzelnen Befehlszyklus ausgeführt. Die Bearbeitung der Befehle in PROM 1 wird von der abfallenden Flanke des M₁- Zeittaktimpulses getriggert, wenn die C₁-Ausgangsgröße vom Befehlsdekoder 4 vorliegt. Zur gleichen Zeit wird der Programmspeicher 5 gemäß dem PCUP-Signal um eins erhöht. Der bearbeitete Befehl (OP-Code) wird in das Befehlsregister 3 eingelesen und danach zum Befehlsdekoder 4 geleitet. Der Befehlsdekoder 4 entschlüsselt den über­ mittelten Befehl und gibt geeignete Signale C₁, C₂, C₃ aus.

Die abfallende Flanke des M₁-Zeittaktimpulses bestimmt den Beginn des Befehlszyklus, in welchem der Befehl des vorangegangenen Befehlszyklus ausgeführt wird. Gleich­ zeitig mit der Ausführung des Befehls des vorangegangenen Zyklus wird der nächste 1-Byte-Befehl während des laufenden Befehlszyklus bearbeitet. Die PROM-Adresse, die den Befehl erhalten soll, wird durch den Zählerwert (PC, PC + 1, PC + 2) dargestellt, der bei jeder ab­ fallenden Flanke des M₁-Taktimpulses durch das PCUP-Signal um eins erhöht wird.

Während der Ausführung von 1-Byte-Befehlen bleiben die Aus­ gänge C₂ und C₃ des Befehlsdekoders inaktiv, wenn keine Forderungen nach beschleunigter Behandlung des Datenteils vorliegen. Demzufolge bleiben die FETs 8 und 9 nichtleitend. Wenn in dieser Zeit das PCUP-Signal des Befehlsdekoders 4 nicht mitten im Befehlszyklus abgegeben wird, wird der Programmzähler 5 nur von der abfallenden Flanke des M₁- Taktimpulses heraufgesetzt.

Wenn, wie in Fig. 4(C) dargestellt ist, die 2-Byte-Befehle, die aus einem 1-Byte-OP-Code und einem 1-Byte-Datenteil bestehen, ausgeführt werden sollen, werden die C₂- und C₃-Impulse vom Befehlsdekoder 4 ausgegeben, wenn der OP- Code des Befehls, der auf die abfallende Flanke des M₁- Taktimpulses folgt, bearbeitet ist. Die Ausgänge C₂ und C₃ machen die FETs 8 und 9 leitend, so daß der Datenteil aus ROM 1 in den Pufferspeicher 2, den Programm­ zähler 5 und/oder den RAM-Adreß-Speicher 6 geladen wird.

Bei der abfallenden Flanke des M₃-Taktimpulses wird der Programmzähler 5 gemäß dem PCUP-Signal des Befehlsde­ koders 4 um eins erhöht. Zur gleichen Zeit werden z. B. die Daten aus dem RAM-Adreß-Speicher 6 ausgelesen und zur Ausführung des Befehls im Zeitraum M₀ bis M₁ verwendet.

Im Zeitraum M₀ bis M₁ wird der nächste Befehl vom PROM bearbeitet. Da in diesem Fall der Programmzähler 5 durch PCUP gemäß der abfallenden Flanke des M₃-Taktimpulses erhöht wird, wird die PROM-Adresse, die durch den Wert des Zählers vertreten wird, mit der Adresse des OP-Codes für den nächsten Befehl übereinstimmen.

Um eine Kürzung des Bearbeitungszyklus nach dem erfindungs­ gemäßen Verfahren zu ermöglichen, ist es nötig, daß die zweiten und/oder dritten Datenbytes keine OP-Code- Komponenten, sondern nur Datenteile, wie Daten oder Adressen, enthalten. Da in den meisten 4-Bit-Mikro­ prozessoren die Befehle nur einen 1-Byte-OP-Code und einen oder mehrere Daten-Bytes enthalten, ist das Verfahren für die meisten Mikroprozessoren dieses Typs anwendbar.

Wie die Diagramme der Fig. 5(A) und 5(B) für das erfindungsgemäße Verfahren zeigen, können 2-Byte-Befehle, die üblicher­ weise zwei Befehlszyklen zur Ausführung erfordern, in einem einzigen Befehlszyklus in einer Pipeline-Struktur ausgeführt werden. Genau so können 3-Byte-Befehle, die üblicherweise drei Befehlszyklen zur Ausführung erfordern, in zwei Befehls­ zyklen ausgeführt werden. Bei Anwendung des Verfahrens gemäß der Erfindung wird also die Betriebsablaufzeit erheblich verkürzt.

Außerdem zeigen Fig. 6(A) und 6(B) als Diagramm die Flächen, die für den Befehlsdekoder herkömmlicher Art und für das System gemäß der Erfindung erforderlich sind, wobei (A) ein konventionelles System und (B) das gemäß der Erfindung zeigen. Die vertikalen Linien in Fig. 6(A) und 6(B) stellen Auswahlzeilen von UND-Elementen und die horizontalen Linien Auswahlzeilen von ODER-Elementen dar. m₁ stellt das Auswahlsignal für Maschinenstatus 1, m₂ den Auswahleingang für Maschinenstatus 2 und m₃ den Auswahleingang für Maschinenstatus 3 dar.

Wie aus Fig. 6 (A) und 6 (B) zu entnehmen ist, sind beim konventionellen System drei Maschinenzustände erforderlich, um einen 3-Byte-Befehl mit drei Befehlszyklen auszuführen. Beim Verfahren gemäß der Erfindung sind dagegen nur zwei Befehlszyklen nötig, um 3-Byte-Befehle auszuführen. Folglich sind auch nur zwei Maschinenzustände des Befehls­ dekoders erforderlich, um 3-Byte-Befehle zu bearbeiten. Die ODER-Element-Auswahlzeile, die zum Steuern einer Signalzeile für Maschinenstatus 3 dient, wird daher über­ flüssig. Das führt zu einer bemerkenswerten Verkürzung der UND-Element-Auswahlzeilen und erlaubt eine entsprechende Verkleinerung der Abmessungen des Befehlsdekoders.

Wie nochmals erwähnt sei, wurde die spezielle Anordnung und eine bevorzugte Ausführungsform eines Mikroprozessors hier nur mitgeteilt, um das der Erfindung zugrundeliegende Prinzip besser verständlich zu machen. Andere Ausführungs­ formen von Mikroprozessoren, die sich für das erfindungs­ gemäße Verfahren eignen, lassen sich in dem dargelegten Rahmen angeben.

Claims (1)

1. Mikroprozessor mit verbessertem Befehlszyklus, mit einem Speicher (1), in dem Befehle speicherbar sind, von denen zumindest einer ein erstes und ein zweites, jeweils an einer bestimmten Adresse speicherbares Byte aufweist, einem mit dem Speicher verbundenen Zähler (5), der einen er­ sten Eingang für den Empfang einer vorbestimmten Folge von einen Ma­ schinenzyklus bestimmenden Taktimpulsen sowie einen zweiten Eingang aufweist und der an seinem Ausgang sequentiell jeweils eine der Speicher­ adressen für das Auslesen der Befehlsbytes abgibt, dadurch gekenn­ zeichnet, daß mit dem Speicher (1) und dem Zähler (5) ein Dekoder (4) ver­ bunden ist, der das erste Byte jedes vom Speicher (1) ausgelesenen Befehls empfängt und an seinem Ausgang entsprechende Steuersignale abgibt, die am zweiten Eingang des Zählers (5) anliegen, wenn das erste Byte im Deko­ der (4) anzeigt, daß der Befehl eine Mehrzahl von Operandenbytes aufweist, wobei der Zähler (5) unter Steuerung durch eines der Steuersignale um einen Zählerstand vorwärts zählt und innerhalb eines Maschinenzyklus ein zeitkomprimier­ tes Abrufen des auf das erste Byte folgenden nächsten Befehlsbytes erfolgt.