JPS61154334A - Time slot diagnose system - Google Patents

Abstract

PURPOSE:To obtain a data highway system with high reliability by applying self-diagnosis to a time slot detection circuit group in each communication controller. CONSTITUTION:When a data arrives in a communication controller and a synchronizing flag detecting circuit 41 detects a synchronizing flag, a time slot TS counter circuit 43 counts a TS, the count is used as a TS number and transmitted to a TS comparison circuit 51 via a TS switching circuit 46. The circuit 51 compares the TS number set in a TS setting circuit 52 with the TS number from the circuit 43, and when they are coincident, a data in the TS is stored in a register 47 in the line adaptor part 62 and transmitted to a data terminal device 61. A TS number of the adaptor part 62 being an object of diagnosis execution is written to a line control address register LCAR 54 of a microprocessor uPC 64 at a reception time band of a frame header, transmitted to the circuit 51 via the circuit 46, the result of comparison is written in an external register of the uPC 64, and when the TS number transmitted by the uPC 64 and the TS number set by the circuit 52 are coincident, it is discriminated that the circuits 51, 52 are operated normally.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータハイウェイシステムに関し、特に、少な
くとも１台のハイウェイ監視装置と複数台の通信制御装
置を環状のデータ伝送路に接続し、該データ伝送路上を
流れるフレーム内のタイムスロットを各通信制御装置に
固定的に割付け、前記通信制御装置間でデータの授受を
行う時分割多重方式のデータハイウェイシステムにおけ
るタイムスロットの診断方式に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a data highway system, and in particular, at least one highway monitoring device and a plurality of communication control devices are connected to a circular data transmission path, and the data The present invention relates to a time slot diagnosis method in a time division multiplex data highway system in which time slots in frames flowing on a transmission path are fixedly assigned to each communication control device and data is exchanged between the communication control devices.

〔従来の技術〕[Conventional technology]

近年、光通信技術を応用した、データハイウェイシステ
ムがさかんに開発されている。時分割多重のデータハイ
ウェイ方式では、各通信制御装置に固定的にタイムスロ
ット番号（アドレス）を与え、到着したタイムスロット
番号と自装置に与えられたタイムスロット番号を比較し
、一致した時に、該タイムスロットのデータ受信および
、前記タイムスロットへのデータ書込みを行なう方式を
用いている。In recent years, data highway systems that apply optical communication technology have been actively developed. In the time division multiplex data highway system, each communication control device is given a fixed time slot number (address), and the arrived time slot number is compared with the time slot number given to its own device. A method is used in which data is received in a time slot and data is written into the time slot.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、このような方式においては、使用タイムスロ
ット設定回路およびタイムスロット比較回路が何んらか
の理由により、正常に動作しなくなったとき、全く関係
のない通信制御装置と通信をしたり、またデータの通信
が不可能になることがある。この様な状態になったとき
、環状データ伝送路に接続されている全ての通信制御装
置の通信を一旦中断し、多数のシステム保守者が、多大
の時間を費やして、障害箇所を見つけ出さなければなら
ない。By the way, in such a system, when the used time slot setting circuit and the time slot comparison circuit stop working properly for some reason, they may communicate with a totally unrelated communication control device, or Data communication may become impossible. When such a situation occurs, communication of all communication control devices connected to the circular data transmission path must be temporarily interrupted, and many system maintainers must spend a great deal of time to find the fault. No.

本発明の目的とするところは、上記欠点を除去するため
に、各通信制御装置内で、タイムスロット検出回路群を
、自己診断することにより、非常に信頼度の高いデータ
ハイウェイシステムを提供することにある。An object of the present invention is to provide a highly reliable data highway system by self-diagnosing the time slot detection circuit group in each communication control device in order to eliminate the above drawbacks. It is in.

〔問題点を解決するための手段〕 上記の点を解決するために本発明は、少なくとも１台の
ハイウェイ監視装置と複数台の通信制御装置を環状のデ
ータ伝送路に接続し、該データ伝送路上を流れるフレー
ム内のタイムスロ・２トを上記各通信制御装置に固定的
に割当て、上記通信制御装置は自装置内に設けられたタ
イムスロット検出回路により自装置に対応する上記タイ
ムスロットを検出したとき当該タイムスロットを使用し
てデータの送受を行なう時分割多重方式のデータハイウ
ェイシステムにおいて、上記通信制御装置内に、診断用
タイムスロット番号を上記タイムスロット検出部に与え
る手段と、上記タイムスロット検出部の出力を読取りチ
ェックする手段をそなえ、割当られたタイムスロットを
上記データ伝送路から受信する時間帯以外の時間帯に上
記診断用タイムスロット番号を上記タイムスロット検出
部に与え、上記タイムスロット検出部の正常性をチェッ
クするよう構成したことを特徴とする。[Means for Solving the Problems] In order to solve the above problems, the present invention connects at least one highway monitoring device and a plurality of communication control devices to a circular data transmission path, and connects at least one highway monitoring device and a plurality of communication control devices to the data transmission path. 2 time slots in the frame flowing through are fixedly assigned to each of the communication control devices, and when the communication control device detects the time slot corresponding to its own device using a time slot detection circuit provided within its own device. In a time division multiplexing data highway system that transmits and receives data using the time slots, the communication control device includes means for providing a diagnostic time slot number to the time slot detection section, and the time slot detection section. means for reading and checking the output of the time slot detector, and providing the diagnostic time slot number to the time slot detector in a time zone other than the time zone in which the allocated time slot is received from the data transmission path; It is characterized by being configured to check the normality of.

〔作　用〕[For production]

本発明は、データハイウェイ上の通信制御装置内に設け
られているタイムスロット検出部に、データハイウェイ
上のデータから検出した通常のタイムスロット番号の代
わりに、診断用タイムスロット番号を与える回路部を設
けるとともに、タイムスロット検出部の出力（一致／不
一致情＠）を読取りチェックする回路部を設け、本来、
タイムスロットが到来するはずのない時間帯にタイムス
ロット検出部の診断を行なうようにしたものである。The present invention includes a circuit unit that provides a diagnostic time slot number to a time slot detection unit provided in a communication control device on the data highway, instead of a normal time slot number detected from data on the data highway. In addition, a circuit section is provided to read and check the output (match/mismatch information@) of the time slot detection section.
The diagnosis of the time slot detection unit is performed during a time period when a time slot is not supposed to arrive.

タイムスロット検出部の誤動作は、通信の混乱をもたら
しシステムダウンにつながる恐れがあるが、本発明によ
れば、適宜、タイムスロ・、ト検出部の正常性をチェッ
クすることができ、異常時には直ちに、当該通信制御装
置を切離す等の処置をとることにより、システムダウン
等の事態の発生を防止することが可能となる。Malfunction of the time slot detection unit may cause communication confusion and lead to system down. However, according to the present invention, the normality of the time slot detection unit can be checked as appropriate, and in the event of an abnormality, the system can be checked immediately. By taking measures such as disconnecting the communication control device, it is possible to prevent situations such as system down.

〔実施例〕〔Example〕

以下、本発明を図面を用いて詳細に説明する。 Hereinafter, the present invention will be explained in detail using the drawings.

第２図はデータハイウェイシステムの概念を示す図であ
る。１は環状データ伝送路、２はハイウェイ監視装置、
３〜１２は通信制御装置、１３はネットワーク監視装置
、１４〜２３はデータ端末を示す。ハイウェイ監視装置
２は、オリジナルフレームの送出、ループ−巡の遅延時
間の調整、環状データ伝送路に接続された通信制御装置
１４〜２３の障害状態の把握を行う。ネットワーク監視
装置１３はハイウェイ監視装置２にて収集した各種の情
報を表示したり、オペレータからのキーインにより各種
コマンドをハイウェイ監視装置２に対して送出する機能
を有する。FIG. 2 is a diagram showing the concept of a data highway system. 1 is a circular data transmission line, 2 is a highway monitoring device,
3 to 12 are communication control devices, 13 is a network monitoring device, and 14 to 23 are data terminals. The highway monitoring device 2 transmits original frames, adjusts loop-to-circle delay times, and monitors failure states of the communication control devices 14 to 23 connected to the circular data transmission path. The network monitoring device 13 has a function of displaying various types of information collected by the highway monitoring device 2 and sending various commands to the highway monitoring device 2 by key-in from an operator.

第３図は本発明で用いた環状データ伝送路上を流れるフ
レームを示す図である。図からも明らかな様にフレーム
は、フレームヘッダ部とタイムスロット部から成る。FIG. 3 is a diagram showing frames flowing on the circular data transmission path used in the present invention. As is clear from the figure, a frame consists of a frame header section and a time slot section.

第１図は本発明による１実施例の通信制御装置のブロッ
ク図である。図中、３１は入力側伝送路、３２は出力側
伝送路、３３はレシーバ回路、３４はデスクランブル回
路、３５は直／並列変換レジスタ、３６．３７はデータ
バッファレジスタ、３８は切替器付並／直列変換レジス
タ、３９はスクランブル回路、４０はドライバ回路、４
１は同期フラグ検出回路、４２はクロック回路、４３は
タイムスロットカウンタ回路、４４はデータ切替回路、
４５はデータレジスタ、４６はタイムスロット切替回路
、４７は受信データバッファレジスタ、４８は並／直列
変換レジスタ、４９は送信バッファレジスタ、５０は直
／並列変換レジスタ、５１はタイムスロット比較回路、
５２はタイムスロット設定回路、５３はマイクロプロセ
ッサ、５４はライン・コントロール・アドレス・レジス
タ（ＬＣＡＲ）、５５はリード・オンリ・メモリ　（Ｒ
ＯＭ）、５６はランダム・アクセスメモリ　（ＲＡＭ）
、５７はＭＰＵ共通バス、５８はデータインバス、５９
はデータアウトバス、６０はタイムスロットハス、６１
はデータ端末、６２は回線対応部、６３は外部レジスタ
、６４はマイクロプロセッサ部、６５はライン・コント
ロール・データ・レジスタ（Ｌ　ＣＤ　Ｒ）である。FIG. 1 is a block diagram of a communication control device according to an embodiment of the present invention. In the figure, 31 is an input side transmission line, 32 is an output side transmission line, 33 is a receiver circuit, 34 is a descrambling circuit, 35 is a serial/parallel conversion register, 36, 37 is a data buffer register, and 38 is a parallel transmission line with a switch. /Serial conversion register, 39 is a scramble circuit, 40 is a driver circuit, 4
1 is a synchronization flag detection circuit, 42 is a clock circuit, 43 is a time slot counter circuit, 44 is a data switching circuit,
45 is a data register, 46 is a time slot switching circuit, 47 is a reception data buffer register, 48 is a parallel/serial conversion register, 49 is a transmission buffer register, 50 is a serial/parallel conversion register, 51 is a time slot comparison circuit,
52 is a time slot setting circuit, 53 is a microprocessor, 54 is a line control address register (LCAR), and 55 is a read-only memory (R
OM), 56 is random access memory (RAM)
, 57 is the MPU common bus, 58 is the data in bus, 59
is the data out bus, 60 is the time slot hash, 61
62 is a data terminal, 62 is a line correspondence section, 63 is an external register, 64 is a microprocessor section, and 65 is a line control data register (LCDR).

実施例の動作は以下の通りである。The operation of the embodiment is as follows.

まず、通信制御装置に電源が投入されると、マイクロプ
ロセッサ（ＭＰＵ）５３、リード・オンリー・メモリ　
（ＲＯＭ）５５、ランダム・アクセスメモリ　（ＲＡＭ
）５６、ＭＰＵ共通バス５７により、自通信制御装置の
回線対応部６２ごとに該回線対応部が使用するタイムス
ロット番号が、ライン・コントロール・データ・レジス
タ（ＬＣＤＲ）６５に書込まれる。書込まれたタイムス
ロット番号は、データ切替回路４４、データアウトバス
５９を介して、タイムスロット設定回路５２に書込まれ
る。First, when power is turned on to the communication control device, the microprocessor (MPU) 53, read-only memory
(ROM) 55, random access memory (RAM)
) 56, the MPU common bus 57 writes into the line control data register (LCDR) 65 the time slot number used by each line corresponding section 62 of the own communication control device. The written time slot number is written to the time slot setting circuit 52 via the data switching circuit 44 and the data out bus 59.

データ端末６１で発生した送信データは、回線対応部６
２内の直／並列変換レジスタ５０を介して、送信バッフ
ァレジスタ４９に一時蓄えられる。The transmission data generated at the data terminal 61 is transmitted to the line corresponding section 6
The signal is temporarily stored in the transmission buffer register 49 via the serial/parallel conversion register 50 in 2.

入力側伝送路３１から入ったフレームはレシーバ回路３
３、デスクランブル回路３４、直／並列ランプル回路３
９、ドライバ回路４０を経て、出力側伝送路３２へ送出
される。The frame that enters from the input side transmission line 31 is sent to the receiver circuit 3
3. Descrambling circuit 34, series/parallel ripple circuit 3
9. The signal is sent to the output transmission line 32 via the driver circuit 40.

フレームが到着すると同期フラグ検出回路４１は、同期
フラグの検出を開始する。同期フラグのロフト切替回路
４６、タイムスロットバス６０を介して、タイムスロッ
ト比較回路５１へ送出する。When a frame arrives, the synchronization flag detection circuit 41 starts detecting the synchronization flag. It is sent to the time slot comparison circuit 51 via the synchronization flag loft switching circuit 46 and the time slot bus 60.

タイムスロット比較回路５１はタイムスロット設定回路
５２で設定されているタイムスロット番号と、タイムス
ロットカウンタ回路４３から送られたタイムスロット番
号を比較する。比較の結果一致すれば、該タイムスロッ
トは自回線対応部宛のタイムスロットであるから、該タ
イムスロット内のデータを、回線対応部６２内の受信デ
ータバッファレジスタ４７に一時蓄え、並／直列変換レ
ジスタ４８を介して、データ端末６１に送出する。The time slot comparison circuit 51 compares the time slot number set by the time slot setting circuit 52 and the time slot number sent from the time slot counter circuit 43. If the comparison results in a match, the time slot is addressed to the own line corresponding unit, so the data in the time slot is temporarily stored in the received data buffer register 47 in the line corresponding unit 62, and parallel/serial conversion is performed. It is sent to the data terminal 61 via the register 48.

一方、データ端末６１からのデータは、送信バ・ソファ
レジスタ４９に蓄えられているので、データインバス５
８、データレジスタ４５を介して、適当な位置のデータ
バッファレジスタ（３６，３７，３８）に送出し、スク
ランブル回路３９、ドライバ回路４０を介して、出力側
伝送路３２に送出する。On the other hand, data from the data terminal 61 is stored in the transmission bus register 49, so the data input bus 5
8. The data is sent to data buffer registers (36, 37, 38) at appropriate locations via the data register 45, and sent to the output side transmission line 32 via the scramble circuit 39 and driver circuit 40.

以上説明したのは、タイムスロット受信中の動作であり
、本発明では更に、フレームヘッダ受信中に以下に述べ
る動作を追加することにより、タイムスロット設定回路
５２、タイムスロット比較回路５１の正常性をマイクロ
プロセッサ部６４を用いてチェックする機能を付加した
。What has been described above is the operation during time slot reception, and the present invention further adds the operation described below during frame header reception to ensure the normality of the time slot setting circuit 52 and the time slot comparison circuit 51. A function to check using the microprocessor unit 64 has been added.

フレームヘッダの時間帯は、タイムスロットカウンタ４
３は動作していない。前記時間帯に、ライン・コントロ
ール・アドレス・レジスタ（ＬＣＡＲ）５４に、診断を
実施すべき回線対応部のタイムスロット番号を書込み、
タイムスロット切替回路４６、タイムスロットバス６０
を介して、タイムスロット比較回路５１に送出し、比較
結果を、マイクロプロセッサ部６４の外部レジスタ６３
に書込み、マイクロプロセッサ部６４にて、送出したタ
イムスロット番号と、タイムスロット設定回路５２に設
定がなされているタイムスロット番号が一致したことに
より、タイムスロット設定回路５２、タイムスロット比
較回路５１が正常に動作していることを判定することが
可能になる。The time zone of the frame header is the time slot counter 4.
3 is not working. During the time period, write the time slot number of the line corresponding section to which the diagnosis is to be performed in the line control address register (LCAR) 54,
Time slot switching circuit 46, time slot bus 60
The comparison result is sent to the time slot comparison circuit 51 via the external register 63 of the microprocessor section 64.
Since the time slot number sent by the microprocessor unit 64 matches the time slot number set in the time slot setting circuit 52, the time slot setting circuit 52 and the time slot comparison circuit 51 are normal. This makes it possible to determine that the system is operating properly.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く、本発明ではフレームヘッダ受信中の
時間帯に、マイクロプロセッサ部から、診断すべきタイ
ムスロット番号を指示し、タイムスロット設定回路に設
定がなされているタイムスロット番号と、指示したタイ
ムスロット番号を比較することにより、タイムスロット
設定回路、タイムスロット比較回路が正常に動作してい
るか否かを判定できる。これにより、本発明では常に使
用すべきタイムスロット検出回路の正常性がチェックで
きると共に、万一障害時においても、システム全体を停
止させることなく不良箇所の発見がなされる効果を有す
る。As explained above, in the present invention, during the frame header reception period, the microprocessor section instructs the time slot number to be diagnosed, and the time slot number set in the time slot setting circuit and the designated time By comparing the slot numbers, it can be determined whether the time slot setting circuit and the time slot comparison circuit are operating normally. As a result, in the present invention, it is possible to check the normality of the time slot detection circuit that should always be used, and even in the event of a failure, the defective location can be found without stopping the entire system.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による１実施例の通信制御装置のブロッ
ク図、第２図はデータハイウェイシステムの概念を示す
図、第３図は本発明で用いた環状データ伝送路上を流れ
るフレームを示す図である。 第１図において、４３はタイムスロットカウンタ回路、
４６はタイムスロット切替回路、５１はタイムスロット
比較回路、５２はタイムスロット設定回路、５３はマイ
クロプロセッサ、５４はライン・コントロール・アドレ
ス・レジスタ、６４はマイクロプロセッサ部、６５はラ
イン・コントロール・データ・レジスタである。 −ｙ？’、”＋、・FIG. 1 is a block diagram of a communication control device according to an embodiment of the present invention, FIG. 2 is a diagram showing the concept of a data highway system, and FIG. 3 is a diagram showing frames flowing on a circular data transmission path used in the present invention. It is. In FIG. 1, 43 is a time slot counter circuit;
46 is a timeslot switching circuit, 51 is a timeslot comparison circuit, 52 is a timeslot setting circuit, 53 is a microprocessor, 54 is a line control address register, 64 is a microprocessor section, 65 is a line control data register. It is a register. -y? '、"＋、・

Claims (1)

【特許請求の範囲】[Claims] 少なくとも１台のハイウェイ監視装置と複数台の通信制
御装置を環状のデータ伝送路に接続し、該データ伝送路
上を流れるフレーム内のタイムスロットを上記各通信制
御装置に固定的に割当て、上記通信制御装置は自装置内
に設けられたタイムスロット検出回路により自装置に対
応する上記タイムスロットを検出したとき当該タイムス
ロットを使用してデータの送受を行なう時分割多重方式
のデータハイウェイシステムにおいて、上記通信制御装
置内に、診断用タイムスロット番号を上記タイムスロッ
ト検出部に与える手段と、上記タイムスロット検出部の
出力を読取りチェックする手段とをそなえ、割当てられ
たタイムスロットを上記データ伝送路から受信する時間
帯以外の時間帯に上記診断用タイムスロット番号を上記
タイムスロット検出部に与え、上記タイムスロット検出
部の正常性をチェックするよう構成したことを特徴とす
るタイムスロット診断方式。At least one highway monitoring device and a plurality of communication control devices are connected to a circular data transmission path, time slots within a frame flowing on the data transmission path are fixedly assigned to each of the communication control devices, and the communication control device is controlled by When a device detects the time slot corresponding to the device using a time slot detection circuit provided within the device, the device uses the time slot to transmit and receive data. A control device is provided with means for giving a diagnosis time slot number to the time slot detection section, and means for reading and checking the output of the time slot detection section, and receiving the assigned time slot from the data transmission path. A time slot diagnosis method characterized in that the diagnosis time slot number is given to the time slot detection unit in a time zone other than the time slot, and the normality of the time slot detection unit is checked.