JPS61154147A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPS61154147A JPS61154147A JP59277382A JP27738284A JPS61154147A JP S61154147 A JPS61154147 A JP S61154147A JP 59277382 A JP59277382 A JP 59277382A JP 27738284 A JP27738284 A JP 27738284A JP S61154147 A JPS61154147 A JP S61154147A
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- JP
- Japan
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- semiconductor integrated
- semiconductor elements
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 abstract 2
- 238000003491 array Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積装置、特に品櫨ごとに素子配置の異
る顧客仕様の半導体集積装置に関するものである。
る顧客仕様の半導体集積装置に関するものである。
従来この様な顧客の要求性能に合せて製造される半導体
集積装置は、所要の論理機能を得る為に必Ｉ２な半導体
素子のみを半導体チップ上に配設し、それら素子間を配
線して論理回路を形成するものである。
集積装置は、所要の論理機能を得る為に必Ｉ２な半導体
素子のみを半導体チップ上に配設し、それら素子間を配
線して論理回路を形成するものである。
そのため、試作後の評価において、何らかの回路上の設
計ミスによシ、顧客の所要性能がｄτれず、論理変更或
−Ｆｉ駆動能力増加等の変更が必要であり５が明らかと
なシ、新たに半導体素子の追加が必要とな・九場合には
、半導体系積装−誓フオドマスクを設計する攻階から試
作しなおすこととな）、試作期間が長（なると共に試作
費用も増大すると−う欠点をＭする。
計ミスによシ、顧客の所要性能がｄτれず、論理変更或
−Ｆｉ駆動能力増加等の変更が必要であり５が明らかと
なシ、新たに半導体素子の追加が必要とな・九場合には
、半導体系積装−誓フオドマスクを設計する攻階から試
作しなおすこととな）、試作期間が長（なると共に試作
費用も増大すると−う欠点をＭする。
本発明は、短期間に低費用で論理変′ｅＪ、ｔたは駆動
能力の増加等の変更が可能な半導体集積装置を提供する
φにある。
能力の増加等の変更が可能な半導体集積装置を提供する
φにある。
本発明の半導体集積装置は、複数個の第一の半導体素子
間を配線して第一の論理回路を構成する複数個の機能ブ
ロックと、前記複数個の機能ブロックｌを外部装置と接
続する複数個のボンディングパットとを有する半導体集
積装置において、さらに複数個の配線されていない第二
の半導体素子を配設される追加素子ブロックを有する特
徴とする。
間を配線して第一の論理回路を構成する複数個の機能ブ
ロックと、前記複数個の機能ブロックｌを外部装置と接
続する複数個のボンディングパットとを有する半導体集
積装置において、さらに複数個の配線されていない第二
の半導体素子を配設される追加素子ブロックを有する特
徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の半導体集積装置の・一実施例を示す平
面図、第２図は第１図中の追加素子プロ１フ３０回路素
子を示す配置図である。第１図において、半導体集積装
置は、絶縁物で作られた板状の半纏体チップｌ上に配設
される機能ブロックｉと、同じチップ上に配設される追
加素子ブロック３と、同じ半導体チップｌ上に配設され
るポンディングパッド４とを有している。機能ブロック
２には、顧客の所要とする論理機能を満足するために複
数個の半導体素子が配設され、それら半導体素子間を結
線して初期試作段階で設計された論理回路が構成される
。ポンディングパッド４は、この半導体集積装置の入出
力を外部の回路に接続するための熾子で、初期の試作段
階では、機能ブロック２内の半導体素子間を配線して機
能ブロック２中に作られる論理回路のみで動作する試作
品が作られ、その機能が顧客の景求を満足するか否かが
評価される。その結果、設計の誤カ、そツク３は、この
ような場合に機能ブロック２の論理回路を変更または、
駆動能力を増加して顧客の所要とする論理機能を満足さ
せるために、機能ブロック２に作られている論理回路を
に巣或いは追加するに必！！な半導体素子を予め配設し
ておくブロックである。追加ブロック３はＩＧ２図に示
すように、Ｐチャンネルトランジスタ５とＮチャンネル
トランジスタ６とｔ−１対として１つのブロックが形成
されて−る。このような追加ブロック３を予め半導体チ
ップｌ上に作っておくと、試作品評価後に追加する必要
が生じ九論理回路ｔ−Ｐチャンネルトランジスタ５とＮ
チャンネルトランジスタ６とを配線して作シ、これを機
能ブロック２に作られてＶａる論理回路に追加配線する
ことによシ、顧客のＰｋ要に適合し九鯛理回路を容易に
作ることが出来る。また、機能ブロック２中の半導体素
子間の配線を変更し、機能ブロック２中の半導体素子と
追加ブロック３中の半導体素子とを混合配線して、機能
ブロック２中の論理回路を変更して、その機能を顧客の
所要に適合させることが出来る。
面図、第２図は第１図中の追加素子プロ１フ３０回路素
子を示す配置図である。第１図において、半導体集積装
置は、絶縁物で作られた板状の半纏体チップｌ上に配設
される機能ブロックｉと、同じチップ上に配設される追
加素子ブロック３と、同じ半導体チップｌ上に配設され
るポンディングパッド４とを有している。機能ブロック
２には、顧客の所要とする論理機能を満足するために複
数個の半導体素子が配設され、それら半導体素子間を結
線して初期試作段階で設計された論理回路が構成される
。ポンディングパッド４は、この半導体集積装置の入出
力を外部の回路に接続するための熾子で、初期の試作段
階では、機能ブロック２内の半導体素子間を配線して機
能ブロック２中に作られる論理回路のみで動作する試作
品が作られ、その機能が顧客の景求を満足するか否かが
評価される。その結果、設計の誤カ、そツク３は、この
ような場合に機能ブロック２の論理回路を変更または、
駆動能力を増加して顧客の所要とする論理機能を満足さ
せるために、機能ブロック２に作られている論理回路を
に巣或いは追加するに必！！な半導体素子を予め配設し
ておくブロックである。追加ブロック３はＩＧ２図に示
すように、Ｐチャンネルトランジスタ５とＮチャンネル
トランジスタ６とｔ−１対として１つのブロックが形成
されて−る。このような追加ブロック３を予め半導体チ
ップｌ上に作っておくと、試作品評価後に追加する必要
が生じ九論理回路ｔ−Ｐチャンネルトランジスタ５とＮ
チャンネルトランジスタ６とを配線して作シ、これを機
能ブロック２に作られてＶａる論理回路に追加配線する
ことによシ、顧客のＰｋ要に適合し九鯛理回路を容易に
作ることが出来る。また、機能ブロック２中の半導体素
子間の配線を変更し、機能ブロック２中の半導体素子と
追加ブロック３中の半導体素子とを混合配線して、機能
ブロック２中の論理回路を変更して、その機能を顧客の
所要に適合させることが出来る。
第３図は本発明の他の実施例を示す部分平面図である。
第３図はポンディングパッド間の空スペースに追加素子
ブロック３ｔ−配した例であり、第１図の場合と同様に
結線の変更のみで、同じ効果が得られる。
ブロック３ｔ−配した例であり、第１図の場合と同様に
結線の変更のみで、同じ効果が得られる。
本発明による半導体集積装置は、ゲートアレイと同様に
配線変更のみで回路を変更できるために、配線工程前ま
で飽理済のクエハーのうち数枚のみパイロットとして配
線し、評価を行−その結果回路の追加、変更が必要とな
る場合に配線工程から再試作を行えるｆＬ４．再試作の
工程が減るため、試作期間を大幅に短縮できる。また、
配Ｉｉｉ！逃理前のクエハーは再び使用できると共に、
フォトマスクも配線のみの変更である為費用も低減でき
るとりう効果がある。
配線変更のみで回路を変更できるために、配線工程前ま
で飽理済のクエハーのうち数枚のみパイロットとして配
線し、評価を行−その結果回路の追加、変更が必要とな
る場合に配線工程から再試作を行えるｆＬ４．再試作の
工程が減るため、試作期間を大幅に短縮できる。また、
配Ｉｉｉ！逃理前のクエハーは再び使用できると共に、
フォトマスクも配線のみの変更である為費用も低減でき
るとりう効果がある。
第１図は本発明の一実施例を示す平面図、第２図は第１
図中の追加素子ブロックの半導体素子の配置図、第３図
は本発明の他の実施例を示す部分平面図である。
図中の追加素子ブロックの半導体素子の配置図、第３図
は本発明の他の実施例を示す部分平面図である。
Claims (1)
- 複数個の第一の半導体素子間を配線して第一の論理回
路を構成する複数個の機能ブロックと、前記複数個の機
能ブロックを外部装置と接続する複数個のボンディング
パットとを有する半導体集積装置において、さらに複数
個の配線されていない第二の半導体素子を配設される追
加素子ブロックを有することを特徴とする半導体集積装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277382A JPS61154147A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277382A JPS61154147A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154147A true JPS61154147A (ja) | 1986-07-12 |
Family
ID=17582745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277382A Pending JPS61154147A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8118311B2 (en) | 2005-12-19 | 2012-02-21 | Schunk Gmbh & Co. Kg Spann-Und Greiftechnik | Clamping device |
-
1984
- 1984-12-27 JP JP59277382A patent/JPS61154147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8118311B2 (en) | 2005-12-19 | 2012-02-21 | Schunk Gmbh & Co. Kg Spann-Und Greiftechnik | Clamping device |
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