JPH0786537A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0786537A JPH0786537A JP22977693A JP22977693A JPH0786537A JP H0786537 A JPH0786537 A JP H0786537A JP 22977693 A JP22977693 A JP 22977693A JP 22977693 A JP22977693 A JP 22977693A JP H0786537 A JPH0786537 A JP H0786537A
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Abstract
(57)【要約】
【目的】マスタースライス方式のＬＳＩにおいて、ユー
ザの要望に応えるのに準備する必要のあるマスターウエ
ハの種類を減らすことができ、かつ過去に設計したチッ
プの設計資産を有効利用でき、さらに設計期間（ＴＡ
Ｔ）の増大をもたらすことのない半導体装置およびその
製造方法の提供。 【構成】マトリックス状に配置される複数のチップ領域
およびこれらのチップ領域間に配置されるスクライブ領
域からなるマスターウエハを用いるマスタースライス方
式の半導体装置であって、所望の回路規模に応じて選択
された所定数のチップ領域に形成された所要の回路構成
および入出力部とを有する半導体チップと、これらの半
導体チップが形成されるチップ領域間のスクライブ領域
に形成された前記半導体チップの入出力部間を接続する
配線とを有することにより、上記目的を達成する。
ザの要望に応えるのに準備する必要のあるマスターウエ
ハの種類を減らすことができ、かつ過去に設計したチッ
プの設計資産を有効利用でき、さらに設計期間（ＴＡ
Ｔ）の増大をもたらすことのない半導体装置およびその
製造方法の提供。 【構成】マトリックス状に配置される複数のチップ領域
およびこれらのチップ領域間に配置されるスクライブ領
域からなるマスターウエハを用いるマスタースライス方
式の半導体装置であって、所望の回路規模に応じて選択
された所定数のチップ領域に形成された所要の回路構成
および入出力部とを有する半導体チップと、これらの半
導体チップが形成されるチップ領域間のスクライブ領域
に形成された前記半導体チップの入出力部間を接続する
配線とを有することにより、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ、エンベ
ッデッドアレイなどのマスタースライス方式ＬＳＩ、特
に複数のダイサイズに対応可能な半導体装置およびその
製造方法に関する。
ッデッドアレイなどのマスタースライス方式ＬＳＩ、特
に複数のダイサイズに対応可能な半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】通常のマスタースライス方式のＬＳＩ、
ゲートアレイ、エンベッデッドアレイなどにおいては、
製造メーカは、ユーザ（顧客）の要望に応えるため、ユ
ーザのニーズを想定してＬＳＩを構成するゲートサイズ
（回路規模）に応じた複数種類のダイサイズのマスター
ウエハを準備し、所定量ストックしている。
ゲートアレイ、エンベッデッドアレイなどにおいては、
製造メーカは、ユーザ（顧客）の要望に応えるため、ユ
ーザのニーズを想定してＬＳＩを構成するゲートサイズ
（回路規模）に応じた複数種類のダイサイズのマスター
ウエハを準備し、所定量ストックしている。
【０００３】こうして製造メーカは、ユーザが実現しよ
うとするシステムを、その回路規模に応じて適切なダイ
サイズのマスターウエハを選択し、１チップ単位で構成
し、実現している。このように製造メーカが複数種類の
ダイサイズのマスターウエハをストックしている理由
は、ユーザへの納期を短くし、各チップの面積効率を上
げることができる１つの手段となるからである。
うとするシステムを、その回路規模に応じて適切なダイ
サイズのマスターウエハを選択し、１チップ単位で構成
し、実現している。このように製造メーカが複数種類の
ダイサイズのマスターウエハをストックしている理由
は、ユーザへの納期を短くし、各チップの面積効率を上
げることができる１つの手段となるからである。
【０００４】
【発明が解決しようとする課題】しかしながら、ユーザ
の要望は全種類について均一ではなく、あるゲートサイ
ズのものは極めて多量に使用されるが、あるゲートサイ
ズのものはあまり使用されないという問題がある。この
ように使用されるマスターチップは、サイズによって使
用頻度にバラツキがあるにもかかわらず、製造メーカ側
はすべてのサイズ、すなわち極めて多量に使用されるサ
イズのものも、あまり使用されないサイズのものも全く
同様に準備しなければならないという問題がある。製造
メーカにおいてはＬＳＩを商品化する際に、マスクのコ
スト、信頼性試験にかかるコスト、人的コスト等々のＬ
ＳＩの開発、製造準備のためのコストや複数種類のマス
ターウエハをストックするためのコストは、ＬＳＩの使
用量にかかわらず同様にほぼ均等にかかる。このため、
複数のマスターウエハを作成し、商品化するためには、
かなりのコストと労力が要求されるという問題がある。
の要望は全種類について均一ではなく、あるゲートサイ
ズのものは極めて多量に使用されるが、あるゲートサイ
ズのものはあまり使用されないという問題がある。この
ように使用されるマスターチップは、サイズによって使
用頻度にバラツキがあるにもかかわらず、製造メーカ側
はすべてのサイズ、すなわち極めて多量に使用されるサ
イズのものも、あまり使用されないサイズのものも全く
同様に準備しなければならないという問題がある。製造
メーカにおいてはＬＳＩを商品化する際に、マスクのコ
スト、信頼性試験にかかるコスト、人的コスト等々のＬ
ＳＩの開発、製造準備のためのコストや複数種類のマス
ターウエハをストックするためのコストは、ＬＳＩの使
用量にかかわらず同様にほぼ均等にかかる。このため、
複数のマスターウエハを作成し、商品化するためには、
かなりのコストと労力が要求されるという問題がある。
【０００５】一方、大規模ＬＳＩにおいて、ＱＴＡＴ
（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を
達成するために、大規模回路をいくつかの機能ブロック
に分割し、ブロック毎にマニュアル設計を行い高機能・
高集積化を図る設計手法としてマクロセル方式がある。
このマクロセル方式には、このマクロセルが標準のライ
ブラリとして使われるブロック入りスタンダードセル方
式や、過去に開発したマイクロプロセッサや周辺ＬＳＩ
をマクロセルとして用い、ユーザの付加した回路はスタ
ンダードセルと同様の方式を用いてユーザの要求したＬ
ＳＩを実現するＳＩ（Ｓｕｐｅｒ Ｉｎｔｅｇｒａｔｉ
ｏｎ：スーパーインテグレーション）またはＣＰＵオリ
エンティドＬＳＩ方式や、予め準備されたマクロセルと
ユーザ独自の回路をゲートアレイ方式で実現するエンベ
ッデッドアレイ方式などがある。
（Ｑｕｉｃｋ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を
達成するために、大規模回路をいくつかの機能ブロック
に分割し、ブロック毎にマニュアル設計を行い高機能・
高集積化を図る設計手法としてマクロセル方式がある。
このマクロセル方式には、このマクロセルが標準のライ
ブラリとして使われるブロック入りスタンダードセル方
式や、過去に開発したマイクロプロセッサや周辺ＬＳＩ
をマクロセルとして用い、ユーザの付加した回路はスタ
ンダードセルと同様の方式を用いてユーザの要求したＬ
ＳＩを実現するＳＩ（Ｓｕｐｅｒ Ｉｎｔｅｇｒａｔｉ
ｏｎ：スーパーインテグレーション）またはＣＰＵオリ
エンティドＬＳＩ方式や、予め準備されたマクロセルと
ユーザ独自の回路をゲートアレイ方式で実現するエンベ
ッデッドアレイ方式などがある。
【０００６】こうして、このようなマクロセル方式にお
いては、比較的短期間で高密度のシステムＬＳＩを実現
できる。しかしながら、これらのマクロセル方式におい
ては、過去の設計資産を利用できるという効果はあるも
のの、ユーザの要求するＬＳＩの回路規模に応じて複数
のダイサイズのマスターウエハを用意しておく必要があ
るという問題点が解消されているわけではない。
いては、比較的短期間で高密度のシステムＬＳＩを実現
できる。しかしながら、これらのマクロセル方式におい
ては、過去の設計資産を利用できるという効果はあるも
のの、ユーザの要求するＬＳＩの回路規模に応じて複数
のダイサイズのマスターウエハを用意しておく必要があ
るという問題点が解消されているわけではない。
【０００７】本発明の目的は、上記従来技術の問題点を
解消し、マスタースライス方式のＬＳＩにおいて、ユー
ザの要望に応えるのに準備する必要のあるマスターウエ
ハの種類を減らすことができ、かつ過去に設計したチッ
プの設計資産を有効利用でき、さらに設計期間（ＴＡ
Ｔ）の増大をもたらすことのない半導体装置およびその
製造方法を提供するにある。
解消し、マスタースライス方式のＬＳＩにおいて、ユー
ザの要望に応えるのに準備する必要のあるマスターウエ
ハの種類を減らすことができ、かつ過去に設計したチッ
プの設計資産を有効利用でき、さらに設計期間（ＴＡ
Ｔ）の増大をもたらすことのない半導体装置およびその
製造方法を提供するにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、マトリックス状に配置され
る複数のチップ領域およびこれらのチップ領域間に配置
されるスクライブ領域からなるマスターウエハを用いる
マスタースライス方式の半導体装置であって、所望の回
路規模に応じて選択された所定数のチップ領域に形成さ
れた所要の回路構成および入出力部とを有する半導体チ
ップと、これらの半導体チップが形成されるチップ領域
間のスクライブ領域に形成された前記半導体チップの入
出力部間を接続する配線とを有することを特徴をする半
導体装置を提供するものである。
に、本発明の第１の態様は、マトリックス状に配置され
る複数のチップ領域およびこれらのチップ領域間に配置
されるスクライブ領域からなるマスターウエハを用いる
マスタースライス方式の半導体装置であって、所望の回
路規模に応じて選択された所定数のチップ領域に形成さ
れた所要の回路構成および入出力部とを有する半導体チ
ップと、これらの半導体チップが形成されるチップ領域
間のスクライブ領域に形成された前記半導体チップの入
出力部間を接続する配線とを有することを特徴をする半
導体装置を提供するものである。
【０００９】また、本発明の第２の態様は、マトリック
ス状に配置される複数のチップ領域およびこれらのチッ
プ領域間に配置されるスクライブ領域からなるマスター
ウエハを用い、所望の回路規模および前記チップ領域に
形成可能な回路規模に応じて必要な数のチップ領域を選
択し、前記所望の回路規模を当該数のブロックに分割し
て、選択された各々のチップ領域に前記ブロックの各々
に所要の回路構成および入出力部構成の半導体チップを
形成するとともにこれらの半導体チップが形成されるチ
ップ領域間のスクライブ領域に配線を形成して、前記半
導体チップの入出力部間を接続し、接続されていないス
クライブ領域をダイシングすることにより、所要数のチ
ップ領域からなる前記所望の回路規模の半導体装置とす
ることを特徴とする半導体装置の製造方法を提供するも
のである。
ス状に配置される複数のチップ領域およびこれらのチッ
プ領域間に配置されるスクライブ領域からなるマスター
ウエハを用い、所望の回路規模および前記チップ領域に
形成可能な回路規模に応じて必要な数のチップ領域を選
択し、前記所望の回路規模を当該数のブロックに分割し
て、選択された各々のチップ領域に前記ブロックの各々
に所要の回路構成および入出力部構成の半導体チップを
形成するとともにこれらの半導体チップが形成されるチ
ップ領域間のスクライブ領域に配線を形成して、前記半
導体チップの入出力部間を接続し、接続されていないス
クライブ領域をダイシングすることにより、所要数のチ
ップ領域からなる前記所望の回路規模の半導体装置とす
ることを特徴とする半導体装置の製造方法を提供するも
のである。
【００１０】
【発明の作用】本発明の半導体装置は、所定ダイサイズ
のマスターウエハのチップ領域を１つの回路ブロックと
して用い、複数の回路ブロックをスクライブ領域を用い
て配線して１つの全体回路とすることができる。このた
め、本発明の半導体装置の製造方法によれば、１種類の
マスターウエハから異なる回路規模やダイサイズを持つ
複数の半導体装置を製造することができる。従って、本
発明によれば、メーカが準備すべきマスターウエハの種
類を減らすことができる。また、本発明によれば、１個
のチップ領域は従来の半導体チップとして用いることが
できるので、過去の設計資産やマクロセル等を有効に利
用することもできる。
のマスターウエハのチップ領域を１つの回路ブロックと
して用い、複数の回路ブロックをスクライブ領域を用い
て配線して１つの全体回路とすることができる。このた
め、本発明の半導体装置の製造方法によれば、１種類の
マスターウエハから異なる回路規模やダイサイズを持つ
複数の半導体装置を製造することができる。従って、本
発明によれば、メーカが準備すべきマスターウエハの種
類を減らすことができる。また、本発明によれば、１個
のチップ領域は従来の半導体チップとして用いることが
できるので、過去の設計資産やマクロセル等を有効に利
用することもできる。
【００１１】本発明に係る半導体装置およびその製造方
法を添付の図面に示す好適実施例に基づいて詳細に説明
する。
法を添付の図面に示す好適実施例に基づいて詳細に説明
する。
【００１２】図１（ａ）および（ｂ）は、それぞれ本発
明の半導体装置の一実施例の平面模式図であり、図１
（ｃ）は、これらの半導体装置の基本となるダイサイズ
の半導体装置の一例の平面模式図である。本発明の半導
体装置は、ゲートアレイやエンベッデッドアレイ等に好
適に適用可能なものであるが、本発明はこれに限定され
ず、マスタースライス方式のＬＳＩ、ＩＣ等の半導体装
置であれば何でもよい。
明の半導体装置の一実施例の平面模式図であり、図１
（ｃ）は、これらの半導体装置の基本となるダイサイズ
の半導体装置の一例の平面模式図である。本発明の半導
体装置は、ゲートアレイやエンベッデッドアレイ等に好
適に適用可能なものであるが、本発明はこれに限定され
ず、マスタースライス方式のＬＳＩ、ＩＣ等の半導体装
置であれば何でもよい。
【００１３】図１（ａ）および（ｂ）に示すように本発
明の半導体装置（ゲートアレイ）１０および１２は、そ
れぞれ図１（ｃ）に示す半導体装置（ゲートアレイ）１
４と同じサイズのチップ領域１６を４個および２個用
い、これらのチップ領域１６間のスクライブ領域１８を
用いてなるものである。半導体装置１０は、４個のチッ
プ領域１６の各々をそれぞれ所要の機能および所定の回
路規模を持つ内部コア部２０と入出力部２２とを有する
半導体チップ２４として構成するとともに、これらの４
個の半導体チップ２４の入出力部２２のうち半導体チッ
プ２４間の入出力部２２ａをスクライブ領域１８に形成
されたメタル配線２６を用いて接続し、４個の半導体チ
ップ２４を１つの所望の機能および回路規模を持つ半導
体チップとするものである。
明の半導体装置（ゲートアレイ）１０および１２は、そ
れぞれ図１（ｃ）に示す半導体装置（ゲートアレイ）１
４と同じサイズのチップ領域１６を４個および２個用
い、これらのチップ領域１６間のスクライブ領域１８を
用いてなるものである。半導体装置１０は、４個のチッ
プ領域１６の各々をそれぞれ所要の機能および所定の回
路規模を持つ内部コア部２０と入出力部２２とを有する
半導体チップ２４として構成するとともに、これらの４
個の半導体チップ２４の入出力部２２のうち半導体チッ
プ２４間の入出力部２２ａをスクライブ領域１８に形成
されたメタル配線２６を用いて接続し、４個の半導体チ
ップ２４を１つの所望の機能および回路規模を持つ半導
体チップとするものである。
【００１４】そして、４個の半導体チップ２４の各々の
入出力部２２のうち、２つの半導体チップ２４間の接続
に使われなかった入出力部２２ｂは半導体装置１０の入
出力部を構成する。入出力部２２ｂの各々のパッド２３
はリードフレームのリード２８にボンディングワイヤ３
０によって接続され、図示しないが樹脂封止されて１個
の半導体チップとされる。
入出力部２２のうち、２つの半導体チップ２４間の接続
に使われなかった入出力部２２ｂは半導体装置１０の入
出力部を構成する。入出力部２２ｂの各々のパッド２３
はリードフレームのリード２８にボンディングワイヤ３
０によって接続され、図示しないが樹脂封止されて１個
の半導体チップとされる。
【００１５】図１（ｂ）に示す半導体装置１２は、２個
の半導体チップ２４をスクライブ領域１８のメタル配線
２６で接続して、１個の半導体チップとしている。図１
（ｂ）に示す半導体装置１２は、図１（ａ）に示す半導
体装置１０が４個の半導体チップ２４を用いているのに
対し、２個の半導体チップ２４を用いている点が異なる
以外は全く同一であるので、詳細な説明は省略する。
の半導体チップ２４をスクライブ領域１８のメタル配線
２６で接続して、１個の半導体チップとしている。図１
（ｂ）に示す半導体装置１２は、図１（ａ）に示す半導
体装置１０が４個の半導体チップ２４を用いているのに
対し、２個の半導体チップ２４を用いている点が異なる
以外は全く同一であるので、詳細な説明は省略する。
【００１６】図１（ｃ）に示す半導体装置１４は、従来
と同様に、１個のチップ領域１６に所望の機能と所望の
回路規模を持つ内部コア部２０と入出力部２２とが形成
され、入出力部２２の各々のパッド２３はリードフレー
ムのリード２８にボンディングワイヤ３０によって接続
され、樹脂封止されて１個の半導体チップとされたもの
である。
と同様に、１個のチップ領域１６に所望の機能と所望の
回路規模を持つ内部コア部２０と入出力部２２とが形成
され、入出力部２２の各々のパッド２３はリードフレー
ムのリード２８にボンディングワイヤ３０によって接続
され、樹脂封止されて１個の半導体チップとされたもの
である。
【００１７】ここで、図１（ａ）、（ｂ）および（ｃ）
にそれぞれ示す半導体装置１０、１２および１４は、い
ずれも同じサイズのチップ領域１６を用いるものである
ので、同じダイサイズのマスターウエハを用いて作製す
ることができる。例えば、図１（ａ）、（ｂ）、（ｃ）
に示す半導体装置１０、１２、１４がいずれもゲートア
レイである時、チップ領域１６に形成可能なゲートサイ
ズがＭであるとき、ゲートサイズがＭ以下の場合には図
１（ｃ）に示す従来の構成の半導体装置１４とすればよ
いが、ゲートサイズがＭ超２Ｍ以下の場合には図１
（ｂ）に示す本発明の半導体装置１２の構成とし、ゲー
トサイズが２Ｍ超４Ｍ以下の場合には図１（ａ）に示す
本発明の半導体装置１０の構成とすることができる。な
お、図示例においては、２個および４個のチップ領域１
６を用いているが、本発明はこれに限定されず、半導体
装置回路規模、例えばゲートサイズに応じて３個または
５個以上のチップ領域１６を用いるものであってもよい
ことはもちろんである。
にそれぞれ示す半導体装置１０、１２および１４は、い
ずれも同じサイズのチップ領域１６を用いるものである
ので、同じダイサイズのマスターウエハを用いて作製す
ることができる。例えば、図１（ａ）、（ｂ）、（ｃ）
に示す半導体装置１０、１２、１４がいずれもゲートア
レイである時、チップ領域１６に形成可能なゲートサイ
ズがＭであるとき、ゲートサイズがＭ以下の場合には図
１（ｃ）に示す従来の構成の半導体装置１４とすればよ
いが、ゲートサイズがＭ超２Ｍ以下の場合には図１
（ｂ）に示す本発明の半導体装置１２の構成とし、ゲー
トサイズが２Ｍ超４Ｍ以下の場合には図１（ａ）に示す
本発明の半導体装置１０の構成とすることができる。な
お、図示例においては、２個および４個のチップ領域１
６を用いているが、本発明はこれに限定されず、半導体
装置回路規模、例えばゲートサイズに応じて３個または
５個以上のチップ領域１６を用いるものであってもよい
ことはもちろんである。
【００１８】本発明の半導体装置１０および１２におい
て、一つのチップ領域１６に形成される半導体チップ２
４は、半導体装置１０および１２の全体の回路規模（サ
イズ）を一つのチップ領域１６に形成可能な最大の回路
サイズ以下のサイズの複数のブロックに、好ましくは回
路の機能毎にあるいは機能に応じて複数のブロックに分
割したものからなる。ここで、所定の機能を持つ回路ブ
ロックへの分割の仕方は、特に制限的でなく、回路のサ
イズ、機能および１個のチップ領域１６に形成可能な回
路のサイズに応じて、任意かつ適宜に選択することがで
きる。
て、一つのチップ領域１６に形成される半導体チップ２
４は、半導体装置１０および１２の全体の回路規模（サ
イズ）を一つのチップ領域１６に形成可能な最大の回路
サイズ以下のサイズの複数のブロックに、好ましくは回
路の機能毎にあるいは機能に応じて複数のブロックに分
割したものからなる。ここで、所定の機能を持つ回路ブ
ロックへの分割の仕方は、特に制限的でなく、回路のサ
イズ、機能および１個のチップ領域１６に形成可能な回
路のサイズに応じて、任意かつ適宜に選択することがで
きる。
【００１９】従って、本発明の半導体装置１０および１
２においては、全体回路を構成する半導体チップ２４の
うちの一部の半導体チップ２４として、スーパーインテ
グレーション（ＳＩ）のように過去に設計した回路をマ
クロセルとしてそのまま用いることもできるし、スタン
ダードセルやエンベッデッドアレイのように標準的に予
めマクロセルとして用意しておき、これを用いることも
できる。これは、半導体装置１０および１２が以前のも
のに比べて設計の変更が少ない場合や標準マクロセルの
利用が可能な場合に有効であり、設計期間（ＴＡＴ）を
短縮できるという効果も合わせ持つことができる。
２においては、全体回路を構成する半導体チップ２４の
うちの一部の半導体チップ２４として、スーパーインテ
グレーション（ＳＩ）のように過去に設計した回路をマ
クロセルとしてそのまま用いることもできるし、スタン
ダードセルやエンベッデッドアレイのように標準的に予
めマクロセルとして用意しておき、これを用いることも
できる。これは、半導体装置１０および１２が以前のも
のに比べて設計の変更が少ない場合や標準マクロセルの
利用が可能な場合に有効であり、設計期間（ＴＡＴ）を
短縮できるという効果も合わせ持つことができる。
【００２０】本発明に係る半導体装置は基本的に以上の
ように構成されるが、以下に、本発明の半導体装置の製
造方法について詳細に説明する。
ように構成されるが、以下に、本発明の半導体装置の製
造方法について詳細に説明する。
【００２１】図２（ａ）および（ｂ）は、それぞれ本発
明の半導体装置の製造方法の一実施例を示す平面模式図
であり、図２（ａ）は、マスターウエハ３２上の４つの
チップ領域１６を用いて構成される半導体装置１０を示
し、図２（ｂ）は、同じマスターウエハ３２上の２つの
チップ領域１６を用いて構成される半導体装置１２を示
す。
明の半導体装置の製造方法の一実施例を示す平面模式図
であり、図２（ａ）は、マスターウエハ３２上の４つの
チップ領域１６を用いて構成される半導体装置１０を示
し、図２（ｂ）は、同じマスターウエハ３２上の２つの
チップ領域１６を用いて構成される半導体装置１２を示
す。
【００２２】まず、メーカでは、１個のチップ領域１６
に形成可能な最大の回路規模が所定サイズ、例えばＭゲ
ートサイズ（１，２８０ゲートまたは１２，８００ゲー
トなど）である論理セルが予め作り込まれた内部コア部
２０と入出力パッド２３が予め作り込まれた入出力部２
２とを有するチップ領域１６がマトリックス状に配置さ
れたマスターウエハ３０が用意されているものとする。
このマスターウエハ３２を用いて、上述のチップ領域１
６の最大サイズの２倍超４倍以下、例えば２Ｍ超４Ｍ以
下（５，０００ゲートとか５０，０００ゲートなど）の
回路規模のマスタースライス方式の半導体装置１０をユ
ーザの要望に応じて製造するものとする。
に形成可能な最大の回路規模が所定サイズ、例えばＭゲ
ートサイズ（１，２８０ゲートまたは１２，８００ゲー
トなど）である論理セルが予め作り込まれた内部コア部
２０と入出力パッド２３が予め作り込まれた入出力部２
２とを有するチップ領域１６がマトリックス状に配置さ
れたマスターウエハ３０が用意されているものとする。
このマスターウエハ３２を用いて、上述のチップ領域１
６の最大サイズの２倍超４倍以下、例えば２Ｍ超４Ｍ以
下（５，０００ゲートとか５０，０００ゲートなど）の
回路規模のマスタースライス方式の半導体装置１０をユ
ーザの要望に応じて製造するものとする。
【００２３】図２（ａ）に示すように、ユーザの希望す
る所定回路規模（例えば、ゲートサイズ）の半導体装置
１０を構成するために、その全体の回路規模（例えば、
ゲートサイズ）および機能を４つの回路ブロックに分割
する。この時、各々の回路ブロックの回路規模は、マス
ターウエハ３０上の１個のチップ領域１６に形成可能な
最大の回路規模（例えば、ゲートサイズ）以下である必
要がある。
る所定回路規模（例えば、ゲートサイズ）の半導体装置
１０を構成するために、その全体の回路規模（例えば、
ゲートサイズ）および機能を４つの回路ブロックに分割
する。この時、各々の回路ブロックの回路規模は、マス
ターウエハ３０上の１個のチップ領域１６に形成可能な
最大の回路規模（例えば、ゲートサイズ）以下である必
要がある。
【００２４】次に、各々４つの回路ブロックを各々４つ
のチップ領域１６に１つの半導体チップ２４として内部
コア部２０内の論理セル間およびこれらのセルと入出力
部２２の入出力パッド２３との間の内部配線の設計を行
う。ここで、入出力部２２のうち、４つのうち隣接する
チップ領域１６間のスクライブ領域１８に対応する内側
の入出力部２２ａの入出力パッド２３は、他のチップ領
域１６とのメタル配線２６のためのパッドとして用い、
図中点線で示すダイシングライン３２に対応する外側の
入出力部２２ｂの入出力パッド２３は、外部、すなわち
リードフレームのインナーリードと接続するためのボン
ディング用パッドとして用いるようにするのが好まし
い。また、同時に、隣接するチップ領域１６間のスクラ
イブ領域１８に各チップ領域１６内の入出力部２２ａの
入出力パッド２３間を接続するメタル配線の設計をも行
う。
のチップ領域１６に１つの半導体チップ２４として内部
コア部２０内の論理セル間およびこれらのセルと入出力
部２２の入出力パッド２３との間の内部配線の設計を行
う。ここで、入出力部２２のうち、４つのうち隣接する
チップ領域１６間のスクライブ領域１８に対応する内側
の入出力部２２ａの入出力パッド２３は、他のチップ領
域１６とのメタル配線２６のためのパッドとして用い、
図中点線で示すダイシングライン３２に対応する外側の
入出力部２２ｂの入出力パッド２３は、外部、すなわち
リードフレームのインナーリードと接続するためのボン
ディング用パッドとして用いるようにするのが好まし
い。また、同時に、隣接するチップ領域１６間のスクラ
イブ領域１８に各チップ領域１６内の入出力部２２ａの
入出力パッド２３間を接続するメタル配線の設計をも行
う。
【００２５】次に、設計されたチップ領域１６内の内部
コア部２０および入出力部２２の内部配線ならびにスク
ライブ領域１８上のチップ領域１６間のメタル配線２６
をマスターウエハ３０上に所要のマスクを用い従来公知
の所定のプロセスに従って形成し、各々のチップ領域１
６を各々半導体チップ２４として製造するとともにこれ
らの半導体チップ２４がスクライブ領域１８上に形成さ
れたメタル配線２６によって接続された半導体装置１０
を製造する。ここで、半導体チップ２４は、半導体装置
１０の分割された１つの回路ブロックを構成するもので
あるが、それぞれ所定の回路規模と所定の機能を有する
ものであるのが好ましい。
コア部２０および入出力部２２の内部配線ならびにスク
ライブ領域１８上のチップ領域１６間のメタル配線２６
をマスターウエハ３０上に所要のマスクを用い従来公知
の所定のプロセスに従って形成し、各々のチップ領域１
６を各々半導体チップ２４として製造するとともにこれ
らの半導体チップ２４がスクライブ領域１８上に形成さ
れたメタル配線２６によって接続された半導体装置１０
を製造する。ここで、半導体チップ２４は、半導体装置
１０の分割された１つの回路ブロックを構成するもので
あるが、それぞれ所定の回路規模と所定の機能を有する
ものであるのが好ましい。
【００２６】次に、図２（ａ）に点線で示す４つのチッ
プ領域１６を含むダイシングライン３４に沿ってダイシ
ングを行う。この後、図１（ａ）に示すようにリードフ
レームのリード２８と入出力部２２ｂのパッド２３とを
ボンディングワイヤ３０で接続し、樹脂封止等を行っ
て、本発明の半導体装置１０を製造することができる。
プ領域１６を含むダイシングライン３４に沿ってダイシ
ングを行う。この後、図１（ａ）に示すようにリードフ
レームのリード２８と入出力部２２ｂのパッド２３とを
ボンディングワイヤ３０で接続し、樹脂封止等を行っ
て、本発明の半導体装置１０を製造することができる。
【００２７】このようにして、本発明の半導体装置は製
造されるが、ユーザの希望する機能を具現する半導体装
置の回路規模が、上述のチップ領域１６の最大サイズの
１倍超２倍以下、例えばＭ超２Ｍ以下（２，５００ゲー
トや２５，０００ゲート）である場合には、図２（ｂ）
に示すように、同じマスターウエハ３２を用い、そのチ
ップ領域１６を２個使って、ユーザの希望する半導体装
置１２を製造することができる。図２（ｂ）に示す半導
体装置１２と図２（ａ）に示す半導体装置１０とは回路
規模および機能が異なる以外は同一の製造プロセスで製
造されるものであり、その説明は省略する。
造されるが、ユーザの希望する機能を具現する半導体装
置の回路規模が、上述のチップ領域１６の最大サイズの
１倍超２倍以下、例えばＭ超２Ｍ以下（２，５００ゲー
トや２５，０００ゲート）である場合には、図２（ｂ）
に示すように、同じマスターウエハ３２を用い、そのチ
ップ領域１６を２個使って、ユーザの希望する半導体装
置１２を製造することができる。図２（ｂ）に示す半導
体装置１２と図２（ａ）に示す半導体装置１０とは回路
規模および機能が異なる以外は同一の製造プロセスで製
造されるものであり、その説明は省略する。
【００２８】なお、ユーザが希望する半導体装置の回路
規模がチップ領域１６の最大サイズの１倍以下である場
合には、例えば１Ｍ以下（１，０００ゲートとか１０，
０００ゲートとか）である場合には、従来通り、１個の
チップ領域１６のみを使って、図１（ｃ）に示すような
半導体装置１４を製造すればよい。この他、ユーザの希
望する半導体装置の回路規模によっては、上述した２個
および４個のチップ領域１６を用いるのではなく、３個
および５個以上のチップ領域１６を用いてよいことはも
ちろんである。
規模がチップ領域１６の最大サイズの１倍以下である場
合には、例えば１Ｍ以下（１，０００ゲートとか１０，
０００ゲートとか）である場合には、従来通り、１個の
チップ領域１６のみを使って、図１（ｃ）に示すような
半導体装置１４を製造すればよい。この他、ユーザの希
望する半導体装置の回路規模によっては、上述した２個
および４個のチップ領域１６を用いるのではなく、３個
および５個以上のチップ領域１６を用いてよいことはも
ちろんである。
【００２９】前述したように、複数のチップ領域１６を
用いて１個半導体装置を製造する際に、各々のチップ領
域１６に形成される半導体チップ２４を過去に設計した
回路をそのまま適用してもよいし、予めマクロセルとし
て用意された回路を用いてもよいことはもちろんであ
る。
用いて１個半導体装置を製造する際に、各々のチップ領
域１６に形成される半導体チップ２４を過去に設計した
回路をそのまま適用してもよいし、予めマクロセルとし
て用意された回路を用いてもよいことはもちろんであ
る。
【００３０】このように、本発明の半導体装置をマスタ
ースライス方式で製造する際に、メーカは、１枚のマス
ターウエハによって複数の回路規模の半導体装置を製造
することができるので、用意すべきマスターウエハの種
類を減らすことができる。本発明の半導体装置を製造す
る際にメーカが用意すべきマスターウエハは、使用頻度
の高い回路規模のチップ領域をもつものであるのが好ま
しい。そして、使用頻度の高い回路規模の半導体装置
は、そのマスターウエハを用いて、１つのチップ領域を
用いて従来通り製造し、使用頻度の低い回路規模の半導
体装置の場合には、本発明を適用して半導体装置を製造
するのが最も効果的である。
ースライス方式で製造する際に、メーカは、１枚のマス
ターウエハによって複数の回路規模の半導体装置を製造
することができるので、用意すべきマスターウエハの種
類を減らすことができる。本発明の半導体装置を製造す
る際にメーカが用意すべきマスターウエハは、使用頻度
の高い回路規模のチップ領域をもつものであるのが好ま
しい。そして、使用頻度の高い回路規模の半導体装置
は、そのマスターウエハを用いて、１つのチップ領域を
用いて従来通り製造し、使用頻度の低い回路規模の半導
体装置の場合には、本発明を適用して半導体装置を製造
するのが最も効果的である。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
マスタースライス方式のＩＣやＬＳＩなどの複数の回路
規模の半導体装置を１種類の所定ダイサイズのマスター
ウエハによって製造することができるので、従来、ダイ
サイズ毎にすべて準備する必要があったマスターウエハ
の種類を減少させることができる。
マスタースライス方式のＩＣやＬＳＩなどの複数の回路
規模の半導体装置を１種類の所定ダイサイズのマスター
ウエハによって製造することができるので、従来、ダイ
サイズ毎にすべて準備する必要があったマスターウエハ
の種類を減少させることができる。
【００３２】さらに、本発明によれば、マスターウエハ
の複数のチップ領域を用いて１個の半導体装置を製造で
きるので、チップ領域毎に独立した機能を持つ半導体チ
ップとしてブロック化できるので、新しいシステムや機
能をもつ半導体装置を新しく製造する際に、特に、変更
が少ない場合などには、過去に設計したチップの有効利
用が可能であり、設計期間の短縮を図ることができる。
の複数のチップ領域を用いて１個の半導体装置を製造で
きるので、チップ領域毎に独立した機能を持つ半導体チ
ップとしてブロック化できるので、新しいシステムや機
能をもつ半導体装置を新しく製造する際に、特に、変更
が少ない場合などには、過去に設計したチップの有効利
用が可能であり、設計期間の短縮を図ることができる。
【図１】 （ａ）および（ｂ）は、それぞれ本発明に係
る半導体装置の一実施例の平面模式図であり、（ｃ）
は、同一のマスターウエハから製造される従来の半導体
装置の平面模式図である。
る半導体装置の一実施例の平面模式図であり、（ｃ）
は、同一のマスターウエハから製造される従来の半導体
装置の平面模式図である。
【図２】 （ａ）および（ｂ）は、それぞれ本発明に係
る半導体装置の製造方法の一工程を示す一実施例の平面
模式図である。
る半導体装置の製造方法の一工程を示す一実施例の平面
模式図である。
１０、１２ 本発明の半導体装置 １４ 従来の半導体装置 １６ チップ領域 １８ スクライブ領域 ２０ 内部コア部 ２２、２２ａ、２２ｂ 入出力部 ２３ 入出力パッド ２４ 半導体チップ ２６ メタル配線（スクライブ領域） ２８ リード ３０ ボンディングワイヤ ３２ マスターウエハ ３４ ダイシングライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｒ 8122−4Ｍ 21/82 Ｐ
Claims (2)
- 【請求項１】マトリックス状に配置される複数のチップ
領域およびこれらのチップ領域間に配置されるスクライ
ブ領域からなるマスターウエハを用いるマスタースライ
ス方式の半導体装置であって、所望の回路規模に応じて
選択された所定数のチップ領域に形成された所要の回路
構成および入出力部とを有する半導体チップと、これら
の半導体チップが形成されるチップ領域間のスクライブ
領域に形成された前記半導体チップの入出力部間を接続
する配線とを有することを特徴をする半導体装置。 - 【請求項２】マトリックス状に配置される複数のチップ
領域およびこれらのチップ領域間に配置されるスクライ
ブ領域からなるマスターウエハを用い、所望の回路規模
および前記チップ領域に形成可能な回路規模に応じて必
要な数のチップ領域を選択し、前記所望の回路規模を当
該数のブロックに分割して、選択された各々のチップ領
域に前記ブロックの各々に所要の回路構成および入出力
部構成の半導体チップを形成するとともにこれらの半導
体チップが形成されるチップ領域間のスクライブ領域に
配線を形成して、前記半導体チップの入出力部間を接続
し、接続されていないスクライブ領域をダイシングする
ことにより、所要数のチップ領域からなる前記所望の回
路規模の半導体装置とすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22977693A JPH0786537A (ja) | 1993-09-16 | 1993-09-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22977693A JPH0786537A (ja) | 1993-09-16 | 1993-09-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786537A true JPH0786537A (ja) | 1995-03-31 |
Family
ID=16897500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22977693A Withdrawn JPH0786537A (ja) | 1993-09-16 | 1993-09-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786537A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028781A (ja) * | 1988-06-27 | 1990-01-12 | Matsushita Electric Works Ltd | 人体検出装置 |
| JPH0261588A (ja) * | 1988-08-26 | 1990-03-01 | Matsushita Electric Works Ltd | 人体検出装置 |
| WO1998038680A1 (fr) * | 1997-02-28 | 1998-09-03 | T.I.F. Co., Ltd. | Module memoire |
| JP2011501443A (ja) * | 2007-10-17 | 2011-01-06 | ラピッド・ブリッジ・エルエルシー | 半導体装置メタルプログラマブルプーリング及びダイ |
| JP2014186509A (ja) * | 2013-03-22 | 2014-10-02 | Research Organization Of Information & Systems | 半導体チップ、半導体チップ接続システム |
-
1993
- 1993-09-16 JP JP22977693A patent/JPH0786537A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028781A (ja) * | 1988-06-27 | 1990-01-12 | Matsushita Electric Works Ltd | 人体検出装置 |
| JPH0261588A (ja) * | 1988-08-26 | 1990-03-01 | Matsushita Electric Works Ltd | 人体検出装置 |
| WO1998038680A1 (fr) * | 1997-02-28 | 1998-09-03 | T.I.F. Co., Ltd. | Module memoire |
| JP2011501443A (ja) * | 2007-10-17 | 2011-01-06 | ラピッド・ブリッジ・エルエルシー | 半導体装置メタルプログラマブルプーリング及びダイ |
| US8392865B2 (en) | 2007-10-17 | 2013-03-05 | Qualcomm Incorporated | Semiconductor device metal programmable pooling and dies |
| JP2014186509A (ja) * | 2013-03-22 | 2014-10-02 | Research Organization Of Information & Systems | 半導体チップ、半導体チップ接続システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |