JPS61154146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61154146A JPS61154146A JP59273740A JP27374084A JPS61154146A JP S61154146 A JPS61154146 A JP S61154146A JP 59273740 A JP59273740 A JP 59273740A JP 27374084 A JP27374084 A JP 27374084A JP S61154146 A JPS61154146 A JP S61154146A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- insulating film
- metal wiring
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 20
- 238000009966 trimming Methods 0.000 claims description 11
- 230000001678 irradiating effect Effects 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 238000002161 passivation Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 230000001965 increasing effect Effects 0.000 abstract description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/093—Laser beam treatment in general
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/14—Schottky barrier contacts
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Optics & Photonics (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に金属配線の
トリミング技術の改良に係る。
トリミング技術の改良に係る。
近年、A/D、D/A変換器等においては、益々高精度
抵抗体の要求が高まっているが、通常の工程では抵抗値
を高精度に制御することができず、8ビット以上の高分
解能を実現することは困難である。現在、8ピット以上
の高分解能を達成するために、回路面の改良の他に、抵
抗体のトリミング技術が採用されている。
抵抗体の要求が高まっているが、通常の工程では抵抗値
を高精度に制御することができず、8ビット以上の高分
解能を実現することは困難である。現在、8ピット以上
の高分解能を達成するために、回路面の改良の他に、抵
抗体のトリミング技術が採用されている。
従来から採用されているトリミング技術は、半導体基板
を被覆する絶縁膜上に形成された半導体層又は金属から
なる配線上にパッシベーション膜を形成した後、前記配
線の所定位置に選択的にレーザー光を高エネルギーで照
射することにより、配線を溶解させる等して配線を切断
又は部分的に消失させるものである。
を被覆する絶縁膜上に形成された半導体層又は金属から
なる配線上にパッシベーション膜を形成した後、前記配
線の所定位置に選択的にレーザー光を高エネルギーで照
射することにより、配線を溶解させる等して配線を切断
又は部分的に消失させるものである。
しかし、上述した従来の技術では高エネルギーのレーザ
ー光を照射するため、パッシベーション・膜にクラック
を生じさせたり、下地の絶縁膜や半導体基板までも損傷
させるおそれがある。このようにパッシベーション膜に
クラックが生じた場合、特に樹脂封止型半導体装置では
配線が腐蝕するなどして半導体装置の信頼性を著しく低
下させることになる。また、下地の絶縁膜や半導体基板
に損傷が生じた場合には、ショート不良等を起し、やは
り半導体装置の信頼性を低下させることは勿論である。
ー光を照射するため、パッシベーション・膜にクラック
を生じさせたり、下地の絶縁膜や半導体基板までも損傷
させるおそれがある。このようにパッシベーション膜に
クラックが生じた場合、特に樹脂封止型半導体装置では
配線が腐蝕するなどして半導体装置の信頼性を著しく低
下させることになる。また、下地の絶縁膜や半導体基板
に損傷が生じた場合には、ショート不良等を起し、やは
り半導体装置の信頼性を低下させることは勿論である。
本発明は上記事情に鑑みてなされたものであり、パッペ
ーション膜や下地の絶縁膜、半導体基板に損傷を与える
ことなく金属配線をトリミングすることができる半導体
装置の製造方法を提供しようとするものである。
ーション膜や下地の絶縁膜、半導体基板に損傷を与える
ことなく金属配線をトリミングすることができる半導体
装置の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法は、半導体基板を被覆す
る絶縁膜上に金属配線を形成し、この金属配線上に直接
接触するように金属配線の熱膨張係数と比較して熱膨張
係数の差が大きい第1の絶縁膜及び熱膨張係数の差が小
さい第2の絶縁膜を形成した後、エネルギービーム(例
えばレーザー光)を照射することにより前記第1の絶縁
膜下の金属配線をトリミングすることを特徴とするもの
である。
る絶縁膜上に金属配線を形成し、この金属配線上に直接
接触するように金属配線の熱膨張係数と比較して熱膨張
係数の差が大きい第1の絶縁膜及び熱膨張係数の差が小
さい第2の絶縁膜を形成した後、エネルギービーム(例
えばレーザー光)を照射することにより前記第1の絶縁
膜下の金属配線をトリミングすることを特徴とするもの
である。
このような方法によれば、レーザー光を照射することに
より第1の絶縁膜の温度を上昇させると、熱膨張率の相
違に起因してその下の金属配線にストレスがかかつて金
属原子が拡散するため、トリミングを行なうことができ
るが、レーザー光のエネルギーは低くてよく、温度上昇
も小ざいので、パッシベーション膜となる絶縁膜や下地
の絶縁膜、半導体基板には何ら損傷が生じない。したが
って、樹脂封止型半導体装置でも配線の腐蝕などによる
信頼性の低下を招くことがない。 −〔発明の実施例
〕 以下、本発明方法の実施例を第1図(a)、(b)及び
第2図(a)、(b・)を参照して説明する。なお、第
1図(a)及び(b)は本発明方法を示す断面図であり
、第2図(a)及び(b)に示す平面図におけるA−A
−線及びB−8−線に沿う断面をそれぞれ拡大したち、
のである。
より第1の絶縁膜の温度を上昇させると、熱膨張率の相
違に起因してその下の金属配線にストレスがかかつて金
属原子が拡散するため、トリミングを行なうことができ
るが、レーザー光のエネルギーは低くてよく、温度上昇
も小ざいので、パッシベーション膜となる絶縁膜や下地
の絶縁膜、半導体基板には何ら損傷が生じない。したが
って、樹脂封止型半導体装置でも配線の腐蝕などによる
信頼性の低下を招くことがない。 −〔発明の実施例
〕 以下、本発明方法の実施例を第1図(a)、(b)及び
第2図(a)、(b・)を参照して説明する。なお、第
1図(a)及び(b)は本発明方法を示す断面図であり
、第2図(a)及び(b)に示す平面図におけるA−A
−線及びB−8−線に沿う断面をそれぞれ拡大したち、
のである。
まず、例えばP型シリコン基板1表面にフィールド酸化
膜2を形成した後、図示しない他の領域に素子及び抵抗
体等を形成する。次に、全面に膜厚0.6〜2譚の加工
精度の良好なA℃−3i膜又はAffi−8i−Cu膜
を蒸着し、更にパターニングして配線3を形成する。つ
づいて、全面にパッシベーション膜となる膜厚0.6〜
2譚のCVD酸化II(第2の絶縁膜)4を堆積した後
、その一部を選択的にエツチングして開孔部5を設け、
前記配線3の一部を露出させる。つづいて、プラズマ反
応により全面に膜厚0.6〜2譚の窒化シリコン膜(第
1の絶縁膜)6を堆積して、前記開孔部5内で前記配線
3に直接接触させる(第1図(a)図示)。
膜2を形成した後、図示しない他の領域に素子及び抵抗
体等を形成する。次に、全面に膜厚0.6〜2譚の加工
精度の良好なA℃−3i膜又はAffi−8i−Cu膜
を蒸着し、更にパターニングして配線3を形成する。つ
づいて、全面にパッシベーション膜となる膜厚0.6〜
2譚のCVD酸化II(第2の絶縁膜)4を堆積した後
、その一部を選択的にエツチングして開孔部5を設け、
前記配線3の一部を露出させる。つづいて、プラズマ反
応により全面に膜厚0.6〜2譚の窒化シリコン膜(第
1の絶縁膜)6を堆積して、前記開孔部5内で前記配線
3に直接接触させる(第1図(a)図示)。
なお、前記へ2合金からなる配線3、CVDI化膜4及
び窒化シリコン膜6の熱膨張率α(/deg)は、それ
ぞれ2.5x104.4.0x10’S及び5.0×1
01である。
び窒化シリコン膜6の熱膨張率α(/deg)は、それ
ぞれ2.5x104.4.0x10’S及び5.0×1
01である。
また、第1図(a)図示の領域は、第2図(a)に示す
ように、例えば基板を被覆するフィールド酸化膜上に形
成された抵抗体7.7の間にコンタクトホール8.8を
介して配線3を接続させた領域であり、その配線3の中
央部の幅が狭くなった部分上にcvoa化膜の開孔部5
が設けられている。なお、抵抗体7.7の他端側にはそ
れぞれコンタクトホール9.9を介して抵抗取出し用の
電極10.10が接続されている。
ように、例えば基板を被覆するフィールド酸化膜上に形
成された抵抗体7.7の間にコンタクトホール8.8を
介して配線3を接続させた領域であり、その配線3の中
央部の幅が狭くなった部分上にcvoa化膜の開孔部5
が設けられている。なお、抵抗体7.7の他端側にはそ
れぞれコンタクトホール9.9を介して抵抗取出し用の
電極10.10が接続されている。
次いで、前記開孔部5を含む領域にレーザー光りを照射
して局所的に400〜600℃の温度に加熱する。この
際、前記開孔部5内では配線3上に熱膨張率が1桁小さ
い窒化シリコン膜6が直接接触しているので1.加熱す
ると熱膨張率の相違により配線3にストレスが加わり、
A℃原子のマイ2図(b)図示)。
して局所的に400〜600℃の温度に加熱する。この
際、前記開孔部5内では配線3上に熱膨張率が1桁小さ
い窒化シリコン膜6が直接接触しているので1.加熱す
ると熱膨張率の相違により配線3にストレスが加わり、
A℃原子のマイ2図(b)図示)。
上記実施例のようなトリミング方法によれば、低エネル
ギーのレーザー光を照射して温度上昇が小さいままでト
リミングすることができ、配線3の断線部11上のCV
D酸化m4及び窒化シリコン膜6にはクラッタなどの損
傷が全く生じない。
ギーのレーザー光を照射して温度上昇が小さいままでト
リミングすることができ、配線3の断線部11上のCV
D酸化m4及び窒化シリコン膜6にはクラッタなどの損
傷が全く生じない。
したがって、樹脂封止を行なって製品を完成させた後に
、内部の配線3が腐蝕して製品の信頼性が低下するよう
なおそれは全くない。また、下地のフィールド酸化11
2やシリコン基板1にも損傷が生じず、製品の信頼性を
低下させることはない。
、内部の配線3が腐蝕して製品の信頼性が低下するよう
なおそれは全くない。また、下地のフィールド酸化11
2やシリコン基板1にも損傷が生じず、製品の信頼性を
低下させることはない。
なお、本発明方法は第3図の平面図に示すような領域に
も同様に適用できることは勿論である。
も同様に適用できることは勿論である。
第3図において、第2図(a)及び(b)と同一の部材
には同一の番号を付して説明を省略する。
には同一の番号を付して説明を省略する。
また、上記実施例では配線3上にまずCVDM化膜4を
堆積し、その一部に開孔部5を設けた後、全面に窒化シ
リコン膜6を堆積したが、CVD酸化膜と窒化シリコン
膜の形成順序は上記実施例と逆でもよい。このような方
法について、第4図(a)及び(b)を参照して説明す
る。すなわち、まず例えばP型シリコン基板21表面を
被覆するフィールド酸化膜22にへ2合金を蒸着した後
、バターニングして配置23を形成する。次に、全面に
窒化シリコン膜を堆積した後、パターニングして配線2
3の一部上にのみ窒化シリコン膜パターン24を形成し
、更に全面にパッシベーション膜としてCVD酸化膜2
5を堆積する(第4図(a)図示)。次いで、前記窒化
シリコン膜24上を含む領域に選択的にレーザー光りを
照射することにより上記実施例と同様に配線23に断線
部26を生じさせる(同図(b)図示)。このようなト
リミング方法でも上記実施例と同様な効果を得ることが
できる。
堆積し、その一部に開孔部5を設けた後、全面に窒化シ
リコン膜6を堆積したが、CVD酸化膜と窒化シリコン
膜の形成順序は上記実施例と逆でもよい。このような方
法について、第4図(a)及び(b)を参照して説明す
る。すなわち、まず例えばP型シリコン基板21表面を
被覆するフィールド酸化膜22にへ2合金を蒸着した後
、バターニングして配置23を形成する。次に、全面に
窒化シリコン膜を堆積した後、パターニングして配線2
3の一部上にのみ窒化シリコン膜パターン24を形成し
、更に全面にパッシベーション膜としてCVD酸化膜2
5を堆積する(第4図(a)図示)。次いで、前記窒化
シリコン膜24上を含む領域に選択的にレーザー光りを
照射することにより上記実施例と同様に配線23に断線
部26を生じさせる(同図(b)図示)。このようなト
リミング方法でも上記実施例と同様な効果を得ることが
できる。
また、以上の説明ではへ2合金等からなる配線を完全に
断線する場合について述べたが、完全に断線させずに一
部分だけ消失させてもよい。このような方法について、
第5図(a)及び(b)に示す平面図を参照して説明す
る。第5図(a)は、基板を被覆するフィールド酸化膜
上に配線31を形成し、全面にCVD酸化膜を堆積した
後、配線31の幅方向の中央部は露出させず、配線31
の幅方向の両端部の一部のみを露出させるようにCVD
酸化膜に開孔部32を設け、更に全面に窒化シリコン膜
を堆積した状態を示す。次いで、上記実施例と同様にレ
ーザー光を照射すると、第5図(b)に示すように前記
開孔部32下の配線31に消失部33が生じる。このよ
うな方法によれば、配線31の抵抗値を微少な値だけ修
正することができる。
断線する場合について述べたが、完全に断線させずに一
部分だけ消失させてもよい。このような方法について、
第5図(a)及び(b)に示す平面図を参照して説明す
る。第5図(a)は、基板を被覆するフィールド酸化膜
上に配線31を形成し、全面にCVD酸化膜を堆積した
後、配線31の幅方向の中央部は露出させず、配線31
の幅方向の両端部の一部のみを露出させるようにCVD
酸化膜に開孔部32を設け、更に全面に窒化シリコン膜
を堆積した状態を示す。次いで、上記実施例と同様にレ
ーザー光を照射すると、第5図(b)に示すように前記
開孔部32下の配線31に消失部33が生じる。このよ
うな方法によれば、配線31の抵抗値を微少な値だけ修
正することができる。
更に、上述したようなAn原子のマイグレーションを促
進させるには、配線の断線部又は消失部の下地にも窒化
シリコン膜を形成するか、あるいは配線の断線部又は消
失部上の窒化シリコン膜の膜厚を厚くすることが望まし
い。
進させるには、配線の断線部又は消失部の下地にも窒化
シリコン膜を形成するか、あるいは配線の断線部又は消
失部上の窒化シリコン膜の膜厚を厚くすることが望まし
い。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、バッペーション膜や下地のフィールド絶縁膜、半導
体基板に損傷を与えることなく金属配線をトリミングす
ることができ、半導体装置の信頼性を低下させることな
く、高精度の抵抗値制御を行なえるものである。
ば、バッペーション膜や下地のフィールド絶縁膜、半導
体基板に損傷を与えることなく金属配線をトリミングす
ることができ、半導体装置の信頼性を低下させることな
く、高精度の抵抗値制御を行なえるものである。
第1図(a)及び(b)は本発明の実施例における配線
のトリミング方法を示す断面図、第2図(a)及び(b
)はそれぞれ第1図(a>及び(b)に対応する部分を
含む半導体装置の平面図、第3図は第1図(a)に対応
する部分を含む他の半導体装置の平面図、第4図(a>
及び(b)は本発明の他の実施例における配線のトリミ
ング方法を示す断面図、第5図(a>及び(b)は本発
明の更に他の実施例における配線のトリミング方法を示
す平面図である。 1.21・・・P型シリコン基板、2.22・・・フィ
ールド酸化膜、3.23.31・・・配線、4.25・
・−CVO酸化膜、5.32・・・開孔部、6.24・
・・窒化シリコン膜、7.・・・抵抗体、8.9・・・
コンタクトホール、10・・・電極、11.26・・・
断線部、33・・・消失部。 出願人代理人 弁理士 鈴江武彦 第1図 第4図
のトリミング方法を示す断面図、第2図(a)及び(b
)はそれぞれ第1図(a>及び(b)に対応する部分を
含む半導体装置の平面図、第3図は第1図(a)に対応
する部分を含む他の半導体装置の平面図、第4図(a>
及び(b)は本発明の他の実施例における配線のトリミ
ング方法を示す断面図、第5図(a>及び(b)は本発
明の更に他の実施例における配線のトリミング方法を示
す平面図である。 1.21・・・P型シリコン基板、2.22・・・フィ
ールド酸化膜、3.23.31・・・配線、4.25・
・−CVO酸化膜、5.32・・・開孔部、6.24・
・・窒化シリコン膜、7.・・・抵抗体、8.9・・・
コンタクトホール、10・・・電極、11.26・・・
断線部、33・・・消失部。 出願人代理人 弁理士 鈴江武彦 第1図 第4図
Claims (2)
- (1)半導体基板を被覆する絶縁膜上に金属配線を形成
する工程と、該金属配線上に直接接触するように、該金
属配線の熱膨張係数と比較して熱膨張係数の差が大きい
第1の絶縁膜及び熱膨張係数の差が小さい第2の絶縁膜
を形成する工程と、エネルギービームを照射することに
より前記第1の絶縁膜下の金属配線をトリミングする工
程とを具備したことを特徴とする半導体装置の製造方法
。 - (2)金属配線がAl又はAl合金、第1の絶縁膜が窒
化シリコン膜、第2の絶縁膜が酸化シリコン膜であるこ
とを特徴とする特許請求の範囲第1項記載の半導体装置
の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59273740A JPS61154146A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
US06/813,039 US4692190A (en) | 1984-12-27 | 1985-12-24 | Trimming of metal interconnection layer by selective migration of metal atoms by energy beams |
EP85116624A EP0189598B1 (en) | 1984-12-27 | 1985-12-27 | Method for manufacturing a semiconductor device |
DE8585116624T DE3565441D1 (en) | 1984-12-27 | 1985-12-27 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59273740A JPS61154146A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61154146A true JPS61154146A (ja) | 1986-07-12 |
Family
ID=17531905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59273740A Pending JPS61154146A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4692190A (ja) |
EP (1) | EP0189598B1 (ja) |
JP (1) | JPS61154146A (ja) |
DE (1) | DE3565441D1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0718964B2 (ja) * | 1987-06-29 | 1995-03-06 | 日本電信電話株式会社 | 集積光デバイスおよびその製造方法 |
US5025300A (en) * | 1989-06-30 | 1991-06-18 | At&T Bell Laboratories | Integrated circuits having improved fusible links |
US5675174A (en) * | 1993-01-06 | 1997-10-07 | Rohm Co., Ltd. | Method for using fuse structure in semiconductor device |
JP2951215B2 (ja) * | 1993-09-10 | 1999-09-20 | レイセオン・カンパニー | 位相マスクレーザによる微細なパターンの電子相互接続構造の製造方法 |
JPH09153552A (ja) * | 1995-11-29 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6004834A (en) * | 1995-11-29 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a fuse |
US5879439A (en) * | 1996-08-01 | 1999-03-09 | Ricoh Company, Ltd. | Recording ink composition and recording method using the same |
JPH10289950A (ja) * | 1997-04-15 | 1998-10-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
US6040604A (en) * | 1997-07-21 | 2000-03-21 | Motorola, Inc. | Semiconductor component comprising an electrostatic-discharge protection device |
JP4255142B2 (ja) * | 1998-02-05 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体装置 |
US8034724B2 (en) | 2006-07-21 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US7811911B2 (en) | 2006-11-07 | 2010-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4240094A (en) * | 1978-03-20 | 1980-12-16 | Harris Corporation | Laser-configured logic array |
US4217570A (en) * | 1978-05-30 | 1980-08-12 | Tektronix, Inc. | Thin-film microcircuits adapted for laser trimming |
US4179310A (en) * | 1978-07-03 | 1979-12-18 | National Semiconductor Corporation | Laser trim protection process |
US4585490A (en) * | 1981-12-07 | 1986-04-29 | Massachusetts Institute Of Technology | Method of making a conductive path in multi-layer metal structures by low power laser beam |
JPS58169940A (ja) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | 半導体装置の製造方法 |
CA1186070A (en) * | 1983-06-17 | 1985-04-23 | Iain D. Calder | Laser activated polysilicon connections for redundancy |
US4606781A (en) * | 1984-10-18 | 1986-08-19 | Motorola, Inc. | Method for resistor trimming by metal migration |
-
1984
- 1984-12-27 JP JP59273740A patent/JPS61154146A/ja active Pending
-
1985
- 1985-12-24 US US06/813,039 patent/US4692190A/en not_active Expired - Lifetime
- 1985-12-27 EP EP85116624A patent/EP0189598B1/en not_active Expired
- 1985-12-27 DE DE8585116624T patent/DE3565441D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0189598B1 (en) | 1988-10-05 |
EP0189598A1 (en) | 1986-08-06 |
US4692190A (en) | 1987-09-08 |
DE3565441D1 (en) | 1988-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61154146A (ja) | 半導体装置の製造方法 | |
JP2816394B2 (ja) | 半導体装置 | |
JPH0294555A (ja) | トリミング抵抗体 | |
EP0318954A2 (en) | Semiconductor device having a composite insulating interlayer | |
US4692786A (en) | Semi-conductor device with sandwich passivation coating | |
KR900001652B1 (ko) | 반도체 장치 및 그 제조방법 | |
JPS63156341A (ja) | 電極配線の形成方法 | |
JPS6364057B2 (ja) | ||
US4614666A (en) | Semi-conductor device with sandwich passivation coating | |
US3805210A (en) | Integrated circuit resistor and a method for the manufacture thereof | |
JPH0614523B2 (ja) | 半導体装置及びその製造方法 | |
JPS59161048A (ja) | 多層配線部材の製造方法 | |
JPH0613549A (ja) | 半導体装置 | |
JP2830636B2 (ja) | 半導体装置の製造方法 | |
JPS6194346A (ja) | 半導体装置の製造方法 | |
JPS59163838A (ja) | 半導体装置の製造方法 | |
JPS641939B2 (ja) | ||
JPS62271453A (ja) | 半導体素子の製造方法 | |
JPS6322067B2 (ja) | ||
JPH10209521A (ja) | 磁気抵抗素子を有する半導体装置 | |
JPS63229839A (ja) | 半導体装置 | |
JPH09232116A (ja) | 半導体装置及びその製造方法 | |
JPS63272050A (ja) | 半導体装置の製造方法 | |
JPH02253615A (ja) | 半導体装置の製造方法 | |
JPH05251564A (ja) | 半導体装置の製造方法 |