JPS61154131A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
- Publication number
- JPS61154131A JPS61154131A JP59278206A JP27820684A JPS61154131A JP S61154131 A JPS61154131 A JP S61154131A JP 59278206 A JP59278206 A JP 59278206A JP 27820684 A JP27820684 A JP 27820684A JP S61154131 A JPS61154131 A JP S61154131A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- hydrogen
- field effect
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ゲート型電界効果半導体装置に関し、特に
パッシベーション膜構造の改良に係る。
パッシベーション膜構造の改良に係る。
絶縁ゲート型電界効果半導体装置の一例として、シリコ
ンゲートによるＭＯ８型半導体装１の一般的な基本構造
を第２１図に示す。同図において、１はＰ型シリコン基
板である。該シリコン基板１の表層には相互に分離され
たＮ＋型のソース領域２およびドレイン領域３が形成さ
れている。この両頭域２．３は、夫々チャンネル領域側
の拡散深さの浅い部分２１．３１と、外側の拡散深さの
深い部分２２．３２からなっている。そのチャンネル領
域上にはゲート酸化膜４を介して多結晶シリコン層から
なるゲート電極５が形成されている。ゲ−ト電極上には
層間絶縁膜としてＣＶＯ−８ｉＯ２膜６が形成サレ、該
ＣＶＤ−８ｉ ０２ ＩＩ６上にはコンタクトホールを
介してソース領域、ドレイン領域またはゲート電極に夫
々オーミックコンタクトした金属配線層７１〜７３が形
成されている。また、金属配線層７１〜７３の上には、
表面を保護して信頼性を維持するため絶縁膜からなる最
終保護膜（一般にはパッシベーション膜と呼ばれる）８
が形成されている。なお、ソース領域２およびドレイン
領域３のチャンネル領域側を夫々拡散深さの浅いＮゝ型
領領域２ｓ、３ｓとしたのは、素子の微細化にに伴って
問題になる所謂ショートチャンネル効果を抑制するため
である。即ち、これによって不純物の横方向拡散が抑制
される結果、ソース領域およびドレイン領域が・ゲート
電極下へ侵入して形成されることによる実効チャンネル
長の短縮が抑制されることになる。
ンゲートによるＭＯ８型半導体装１の一般的な基本構造
を第２１図に示す。同図において、１はＰ型シリコン基
板である。該シリコン基板１の表層には相互に分離され
たＮ＋型のソース領域２およびドレイン領域３が形成さ
れている。この両頭域２．３は、夫々チャンネル領域側
の拡散深さの浅い部分２１．３１と、外側の拡散深さの
深い部分２２．３２からなっている。そのチャンネル領
域上にはゲート酸化膜４を介して多結晶シリコン層から
なるゲート電極５が形成されている。ゲ−ト電極上には
層間絶縁膜としてＣＶＯ−８ｉＯ２膜６が形成サレ、該
ＣＶＤ−８ｉ ０２ ＩＩ６上にはコンタクトホールを
介してソース領域、ドレイン領域またはゲート電極に夫
々オーミックコンタクトした金属配線層７１〜７３が形
成されている。また、金属配線層７１〜７３の上には、
表面を保護して信頼性を維持するため絶縁膜からなる最
終保護膜（一般にはパッシベーション膜と呼ばれる）８
が形成されている。なお、ソース領域２およびドレイン
領域３のチャンネル領域側を夫々拡散深さの浅いＮゝ型
領領域２ｓ、３ｓとしたのは、素子の微細化にに伴って
問題になる所謂ショートチャンネル効果を抑制するため
である。即ち、これによって不純物の横方向拡散が抑制
される結果、ソース領域およびドレイン領域が・ゲート
電極下へ侵入して形成されることによる実効チャンネル
長の短縮が抑制されることになる。
ところで、上記ＭＯ３型半導体装置におけるバッシベー
シミン１１８としては、ＰＳＧＩＩ （燐を添加したＳ
ｉＯ２膜）が従来一般に用いられている。
シミン１１８としては、ＰＳＧＩＩ （燐を添加したＳ
ｉＯ２膜）が従来一般に用いられている。
然し乍ら、ＰＳＧ膜によるパッシベーション膜は耐湿性
に問題があり、且つ侵入した水によってＰＳＧ中に含ま
れる燐が燐酸に転化されるため、金属配線７１〜７３
（通常はＡ１が用いられる）が腐蝕して不良を生じ易い
といった問題が発生していた。特に、水を通し易い樹脂
封止パッケージの場合にはこの問題が顕著に現れ、装置
の信頼性が著しく低下することになる。
に問題があり、且つ侵入した水によってＰＳＧ中に含ま
れる燐が燐酸に転化されるため、金属配線７１〜７３
（通常はＡ１が用いられる）が腐蝕して不良を生じ易い
といった問題が発生していた。特に、水を通し易い樹脂
封止パッケージの場合にはこの問題が顕著に現れ、装置
の信頼性が著しく低下することになる。
そこで、近年では上記ＰＳＧ膜に代えて、耐湿性の良好
な窒化シリコンｍ＜以下ＳｉＮ膜という）をパッシベー
ション膜に使用する試みが種々なされ、プラズマ５ｉＮ
ｌｌを用いた例（下記文献１および文献２）、スパッタ
ＳｉＮを用いた例（下記文１３）が夫々報告されている
。
な窒化シリコンｍ＜以下ＳｉＮ膜という）をパッシベー
ション膜に使用する試みが種々なされ、プラズマ５ｉＮ
ｌｌを用いた例（下記文献１および文献２）、スパッタ
ＳｉＮを用いた例（下記文１３）が夫々報告されている
。
記
文献１
Ｆａｉｒ ＆ ３ｕ１著のｒ Ｔ ｈｒｅｓｙｏｌｄ
−Ｖ ｏｌｔａａｅＩｎｓｔｂｉｌｉｔｙ ｉｎ Ｍ
Ｏ８ＦＥＴ＝ｓ ｄｕｅ ｔ。
−Ｖ ｏｌｔａａｅＩｎｓｔｂｉｌｉｔｙ ｉｎ Ｍ
Ｏ８ＦＥＴ＝ｓ ｄｕｅ ｔ。
Ｃｈａｎｎｅｌ Ｈｏｔ Ｈｏ１ｅ Ｅｓ１ｔｔｉ
ｏｎ Ｊ ： Ｉ Ｅ３Ｔｒａｎｓａｃｔｉｏｎ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ 、 ｖｏｌ、
ＥＤ−２８ｐｐ８３〜９４ 、（１，９８１）文献２ ３ｕｎ他著： Ｐｒｏｃ １８ｔｈ Ｉ ｎｔ、 Ｒ
ｅ１． Ｐｈｙｓ。
ｏｎ Ｊ ： Ｉ Ｅ３Ｔｒａｎｓａｃｔｉｏｎ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ 、 ｖｏｌ、
ＥＤ−２８ｐｐ８３〜９４ 、（１，９８１）文献２ ３ｕｎ他著： Ｐｒｏｃ １８ｔｈ Ｉ ｎｔ、 Ｒ
ｅ１． Ｐｈｙｓ。
Ｓ Ｖｌｌ）、 Ｄｐ２４４〜２５１ （１９８０
）文献３ Ｗ、 Ｇ、 Ｍａｙｅｒ ＆ Ｒ，Ｂ、 Ｆａｒｅ著
：ＩＥ ３Ｔ ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅ
１ｅｃｔｒｏｎ Ｑ ｅｖｉｃｅ 。
）文献３ Ｗ、 Ｇ、 Ｍａｙｅｒ ＆ Ｒ，Ｂ、 Ｆａｒｅ著
：ＩＥ ３Ｔ ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅ
１ｅｃｔｒｏｎ Ｑ ｅｖｉｃｅ 。
ｖｏｌ、ＥＤ−３０，ｎｏ、２． ｐ０９６〜１０３
（１９８３）（背景技術の同層点〕 上記文献１〜３には、５ｉＮＩＩをＭＯ８型半導体装置
のパッシベーション膜に用いることで何れの場合にも期
待通りの耐湿性を得られることが報告されている反面、
夫々法のような別の問題を派生することが報告されてい
る。
（１９８３）（背景技術の同層点〕 上記文献１〜３には、５ｉＮＩＩをＭＯ８型半導体装置
のパッシベーション膜に用いることで何れの場合にも期
待通りの耐湿性を得られることが報告されている反面、
夫々法のような別の問題を派生することが報告されてい
る。
まず、プラズマＳｉＮ膜でパッシベーション膜を形成し
た場合には、ＭＯ８型半導体装置のコンダクタンス低下
、閾値電圧の変動が、ＰＳＧＩＩを用いた場合よりも大
きいことが前記文献１および文献２に記載されている。
た場合には、ＭＯ８型半導体装置のコンダクタンス低下
、閾値電圧の変動が、ＰＳＧＩＩを用いた場合よりも大
きいことが前記文献１および文献２に記載されている。
著者等はその原因についても言及し、次のように述べて
いる。
いる。
即ち、上記のようにトランジスタのコンダクタンスが動
作中に低下する機構については、製造中の雰囲気やパッ
シベーション膜中に含まれる水素がＭＯＳトランジスタ
のゲート酸化膜中に侵入し、この水素がトランジスタの
動作領域で発生する高エネルギーを持ったキャリアと反
応する結果、シリコン基板（Ｓ ｉ ）とゲート酸化膜
（ＳｉＯｚ）界面における所謂ダングリングボンドを生
成して界面単位が増加するというモデルを提出し、界面
単位の増加を実際に確認している。また、ゲート酸化膜
界面に電子がトラップされて閾値電圧が変動することを
確認し、この電子のトラップは前記界面単位の増加によ
りもたらされるものと推論している。そして、プラズマ
ＳｉＮ膜をバッジベージ３ン膜とした場合にこれらの特
性変動が激しいのは、Ｓ ｉ Ｈ４及びＮＨ４の熱分解
反応でプラズマＳｉＮ膜を形成するため、工程雰囲気中
やパッシベーション膜中に存在する水素が多いためと考
えられている。
作中に低下する機構については、製造中の雰囲気やパッ
シベーション膜中に含まれる水素がＭＯＳトランジスタ
のゲート酸化膜中に侵入し、この水素がトランジスタの
動作領域で発生する高エネルギーを持ったキャリアと反
応する結果、シリコン基板（Ｓ ｉ ）とゲート酸化膜
（ＳｉＯｚ）界面における所謂ダングリングボンドを生
成して界面単位が増加するというモデルを提出し、界面
単位の増加を実際に確認している。また、ゲート酸化膜
界面に電子がトラップされて閾値電圧が変動することを
確認し、この電子のトラップは前記界面単位の増加によ
りもたらされるものと推論している。そして、プラズマ
ＳｉＮ膜をバッジベージ３ン膜とした場合にこれらの特
性変動が激しいのは、Ｓ ｉ Ｈ４及びＮＨ４の熱分解
反応でプラズマＳｉＮ膜を形成するため、工程雰囲気中
やパッシベーション膜中に存在する水素が多いためと考
えられている。
これに対し、スパッタＳｉＮ膜をバッシベーション膜に
用いる場合には５ｉＮＩｌｌ形成の工程雰囲気中に水素
は存在しないから、特性変動の増大を回避できることが
期待される。ところが前記の文献３には、プラズマＳｉ
Ｎ膜を用いた場合に較べれば確かに特性変動は小さいが
、ＰＳＧＩＩの場合に比較すると依然として特性変動が
激しいという事実が報告され、その原因として著者等は
次のように述べている。
用いる場合には５ｉＮＩｌｌ形成の工程雰囲気中に水素
は存在しないから、特性変動の増大を回避できることが
期待される。ところが前記の文献３には、プラズマＳｉ
Ｎ膜を用いた場合に較べれば確かに特性変動は小さいが
、ＰＳＧＩＩの場合に比較すると依然として特性変動が
激しいという事実が報告され、その原因として著者等は
次のように述べている。
即ち、ＰＳＧ膜は水素を通し易いから、半導体装置中に
取り込まれていた水素が系外に抜出せるのに対し、スパ
ッタＳｉＮ膜は水素を通し難いため、パッシベーション
膜の形成工程以前に半導体装置中（特にゲート酸化ＩＩ
）に取込まれた水素がホットキャリヤの影響で放出され
ても閉込められたまま外に抜出せない。従って、５ｔＮ
ｓ形成時−のユバツタ工程時に水素の侵入が生じなくて
も、水素による影響はＰＳＧ膜の場合より大きくなる。
取り込まれていた水素が系外に抜出せるのに対し、スパ
ッタＳｉＮ膜は水素を通し難いため、パッシベーション
膜の形成工程以前に半導体装置中（特にゲート酸化ＩＩ
）に取込まれた水素がホットキャリヤの影響で放出され
ても閉込められたまま外に抜出せない。従って、５ｔＮ
ｓ形成時−のユバツタ工程時に水素の侵入が生じなくて
も、水素による影響はＰＳＧ膜の場合より大きくなる。
本発明は上記事情に鑑みてなされたもので、スパッタＳ
ｉＮ膜でパッシベーション膜を形成することにより良好
な耐湿性を得ると共に、動作中のホットキャリヤによる
特性変動をも抑制して安定した高い信頼性を得ることが
できる絶縁ゲート型電界効果半導体装置を提供するもの
である。
ｉＮ膜でパッシベーション膜を形成することにより良好
な耐湿性を得ると共に、動作中のホットキャリヤによる
特性変動をも抑制して安定した高い信頼性を得ることが
できる絶縁ゲート型電界効果半導体装置を提供するもの
である。
本発明による絶縁ゲート型電界効果半導体装置は、第一
導電型半導体層の表層に相互に離間して形成された第二
導電型のソース領域およびドレイン領域と、該両領域間
のチャンネル領域上にゲート酸化膜を介して形成された
ゲート電極と、前記半導体層を覆って形成された層間絶
縁膜上に形成された各種の金属配線層と、該金属配線層
を覆って形成されたパッシベーション膜とを具備し、こ
のパッシベーション膜が水素吸収能を有する絶縁膜とス
パッタ法により形成されたシリコン窒化膜とを順次積層
した積層膜からなることを特徴とするものである。
導電型半導体層の表層に相互に離間して形成された第二
導電型のソース領域およびドレイン領域と、該両領域間
のチャンネル領域上にゲート酸化膜を介して形成された
ゲート電極と、前記半導体層を覆って形成された層間絶
縁膜上に形成された各種の金属配線層と、該金属配線層
を覆って形成されたパッシベーション膜とを具備し、こ
のパッシベーション膜が水素吸収能を有する絶縁膜とス
パッタ法により形成されたシリコン窒化膜とを順次積層
した積層膜からなることを特徴とするものである。
本発明における水素吸収能を有する絶縁膜としては、例
えば低温気相成長法（プラズマＣＶＤ＠）により堆積さ
れたシリコン酸化膜を用いることができる。低温で形成
されたプラズマＳｉＯ２膜が水素吸収能を有することに
ついては例えば既述の文献３に記載されており、著者等
はこのプラズマＣＶＤ−８ｉ０２躾をプラズマＳｉＮの
パッシベーション膜下に介在させることで水素による特
性変動の防止を試みている。しかし、プラズマ９ｉＮｌ
だけの場合に較べればホットキャリヤによる素子特性の
変動は半減するものの、ＰＳＧ膜の場合と同程度にまで
改善されるには至っていない。
えば低温気相成長法（プラズマＣＶＤ＠）により堆積さ
れたシリコン酸化膜を用いることができる。低温で形成
されたプラズマＳｉＯ２膜が水素吸収能を有することに
ついては例えば既述の文献３に記載されており、著者等
はこのプラズマＣＶＤ−８ｉ０２躾をプラズマＳｉＮの
パッシベーション膜下に介在させることで水素による特
性変動の防止を試みている。しかし、プラズマ９ｉＮｌ
だけの場合に較べればホットキャリヤによる素子特性の
変動は半減するものの、ＰＳＧ膜の場合と同程度にまで
改善されるには至っていない。
本発明は上記の水素吸収能を有する絶縁膜とスパッタＳ
ｉＮ膜とを積層したパッシベーション膜構造を畏点とす
るもので、後述の実施例で説明するように、本発明はこ
の構成によって動作中に発生したホットキャリアと水素
の相互作用によるコンダクタ゛ンスの劣化および閾値電
圧の変動を抑制するものである。
ｉＮ膜とを積層したパッシベーション膜構造を畏点とす
るもので、後述の実施例で説明するように、本発明はこ
の構成によって動作中に発生したホットキャリアと水素
の相互作用によるコンダクタ゛ンスの劣化および閾値電
圧の変動を抑制するものである。
第１図は本発明の一実施例になる絶縁ゲート型電界効果
半導体装置を示す断面図である。この実施例におけるパ
ッシベーション膜以外の構造は第２図の従来例と全く同
じ１あるから、図中同一の部分には同一の参照番号を付
し、その説明を省略する。即ち、１はＰ型シリコン基板
、２．２ｒ 。
半導体装置を示す断面図である。この実施例におけるパ
ッシベーション膜以外の構造は第２図の従来例と全く同
じ１あるから、図中同一の部分には同一の参照番号を付
し、その説明を省略する。即ち、１はＰ型シリコン基板
、２．２ｒ 。
２２はＮ０型ソース領域、３，３１．３２はＮ＋型トド
レイン領域４はゲート酸化膜、５はゲート電極、６は層
間絶縁膜としてのＣＶＤ−８ｉ０２膜、７１〜７３はア
ルミニウム配線層である。他方、第１図の実施例におけ
るパッシベーション膜の構造は第２図の従来例とは異な
り、低温プラズマＳｉＮ膜により堆積したシリコン酸化
膜１１およびスパッタＳ ｉ Ｎｌｌ ２を順次積層形
成した構造からなっている。シリコン酸化膜１１は膜厚
５０００人で、水素吸収能を有している。また、プラズ
マＳｉＮ膜１２は膜厚７０００人で形成されている。
レイン領域４はゲート酸化膜、５はゲート電極、６は層
間絶縁膜としてのＣＶＤ−８ｉ０２膜、７１〜７３はア
ルミニウム配線層である。他方、第１図の実施例におけ
るパッシベーション膜の構造は第２図の従来例とは異な
り、低温プラズマＳｉＮ膜により堆積したシリコン酸化
膜１１およびスパッタＳ ｉ Ｎｌｌ ２を順次積層形
成した構造からなっている。シリコン酸化膜１１は膜厚
５０００人で、水素吸収能を有している。また、プラズ
マＳｉＮ膜１２は膜厚７０００人で形成されている。
上記実施例における作用および効果について説明すれば
次の通りである。
次の通りである。
まず、上記実施例のＭＯ８型半導体装置を製造する際に
装置内部に取込まれる水素について検討すると、プラズ
マＳｉＮ膜を用いずにスパッタＳｉＮ［１１２を使用し
ていることから、上記実施例のＭＯ８型半導体装置の製
造に際してパッシベーション膜形成時に水素がＭＯ８Ｆ
ＥＴ部分に取込まれることはない。
装置内部に取込まれる水素について検討すると、プラズ
マＳｉＮ膜を用いずにスパッタＳｉＮ［１１２を使用し
ていることから、上記実施例のＭＯ８型半導体装置の製
造に際してパッシベーション膜形成時に水素がＭＯ８Ｆ
ＥＴ部分に取込まれることはない。
次に、上記実施例のＭＯ８型半導体装置において、その
動作中にホットキャリヤの発生でゲート酸化１１４から
放出された水素の挙動を検討すると、この場合、放出さ
れた水素は水素吸収能を有するシリコン酸化１１１１に
吸収されるため、ゲート酸化膜４へ再拡散してＭＯＳＦ
ＥＴの特性に影響するのを防止することができる。
動作中にホットキャリヤの発生でゲート酸化１１４から
放出された水素の挙動を検討すると、この場合、放出さ
れた水素は水素吸収能を有するシリコン酸化１１１１に
吸収されるため、ゲート酸化膜４へ再拡散してＭＯＳＦ
ＥＴの特性に影響するのを防止することができる。
こうして、上記実施例のＭＯ８型半導体装置では装置中
の水素によるフンダクタンスの劣化や閾値電圧の変動が
抑制され、安定した特性を得ることができる。また、５
ｉＮＩＩをパッシベーション膜としていることから良好
な耐湿性が得られ、高い信頼性が得られることはいうま
でもない。
の水素によるフンダクタンスの劣化や閾値電圧の変動が
抑制され、安定した特性を得ることができる。また、５
ｉＮＩＩをパッシベーション膜としていることから良好
な耐湿性が得られ、高い信頼性が得られることはいうま
でもない。
更に、上記実施例ではプラズマＣＶＤ−８ｉＯ２Ｈ１１
を介在させることで、パッシベーション躾全体の強度を
維持しつつ膜質の硬いスパッタＳｉＮ膜１２を薄くして
クラックの発生を防止できる効果が得られる。
を介在させることで、パッシベーション躾全体の強度を
維持しつつ膜質の硬いスパッタＳｉＮ膜１２を薄くして
クラックの発生を防止できる効果が得られる。
なお、スパッタＳ ｉ Ｎ１１ｌｌ ２の上にプラズマ
ＳＩＮ膜を積層形成することでスパッタＳ ｉ Ｎ１１
２の膜厚を薄くし、クラック発生を防止することも可能
である。この場合、スパッタＳｉＮ膜１２が水素を殆ん
ど通さないから、プラズマＳｉＮ堆積時の水素の侵入を
防止することができる。
ＳＩＮ膜を積層形成することでスパッタＳ ｉ Ｎ１１
２の膜厚を薄くし、クラック発生を防止することも可能
である。この場合、スパッタＳｉＮ膜１２が水素を殆ん
ど通さないから、プラズマＳｉＮ堆積時の水素の侵入を
防止することができる。
（発明の効果〕
以上詳述したように、本発明によればスパッタＳｉＮ膜
でパッシベーション膜を形成することにより良好な耐湿
性を得ると共に、動作中のホットキャリアによる特性変
動をも抑制して安定した高い信頼性を得ることができる
絶縁ゲート型電界効果半導体装置を製造できる等、顕著
な効果が得られるものである。
でパッシベーション膜を形成することにより良好な耐湿
性を得ると共に、動作中のホットキャリアによる特性変
動をも抑制して安定した高い信頼性を得ることができる
絶縁ゲート型電界効果半導体装置を製造できる等、顕著
な効果が得られるものである。
第１図は本発明の一実施例になるＭＯ８型半導体装置を
示す断面図、第２図は従来のＭＯ８型半導体装置を示す
断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋＋ソース領域
、３・・・Ｎ＋型トドレイン領域４・・・ゲート酸化膜
、５−ｙ −トｍ ｍ、６−ＣＶＤ−８ｉ ０２１．７
１〜７３・・・アルミニウム配線層、８・・・パッシベ
ーション族、１１・・・シリコン酸化膜、１２・・・ス
パッタＳｉＮ膜。 出願人代理人 弁理士 鈴江武彦 第１図 第２ 図 手続補正書く方式） １．事件の表示 特願昭５９−２７８２０６号 ２、発明の名称 絶縁ゲート型電界効果半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号第 １７森ピル昭和
６０年４月３０日 ７、補正の内容 明細書第４頁第１５行〜明細書第５頁第８行の記載を以
下の通りに訂正します。 記 文献１ 電気電子技術協会発行のエレクトロンデバイス第２８巻
（１９８１年）、第８３頁〜第９４頁に掲載された、ｒ
ＭＯ８ＦＥＴにおけるチャンネル・ホットホール放出に
よる閾値電圧の不安定性」と題するフェアー及びサン共
著の論文（Ｆａｉｒ ＆ ３ｕｎ；ｒＴｈｒｅｓｙｏ
ｌｄ−Ｖｏｌｔａｇｅ Ｉｎ５ｔｂｉｌｉｔｙｉｎ
ＭＯＳ Ｆ Ｅ Ｔ −ｓ ｄｕｅ ｔｏ Ｑｈ
ａｎｎｅｌ Ｈｏｔ Ｈｏ１ｅＥｉ＋１ｔｔｉｏｎ
Ｊ ： ＩＥ３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ 、 ｖｏｌ、Ｅ Ｄ
−２８ｐｐ８３〜９４ （１９８１）文献２ 第１８ロ ８０年）、第２４４頁〜第２５１頁に掲載されたサン等
による論文（Ｓｕｎｅｔａｌ：Ｐｒｏｃ．１８ｔｈ
Ｉｎｔ。 Ｒｅｌ， ｐｈｙｓ． Ｓｙｍｐ． １）０２４４
〜２５１ （１９８０） ）文献３ 電気電子技術協会発行のエレクトロンデバイス第２８巻
第２号（ １９８３年）、第９６頁〜第１０３頁に掲載
された、ダプリュウー．ジー、メイヤー及びアール、ピ
ー、フェアー共著になる論文（Ｗ．Ｇ。 Ｍａｋｅｒ ＆ Ｒ． Ｂ． Ｆａｒｅ ： ＩＥ
３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ［：１ｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ 、 ＶＯＩ，ＥＤ−３０。
示す断面図、第２図は従来のＭＯ８型半導体装置を示す
断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋＋ソース領域
、３・・・Ｎ＋型トドレイン領域４・・・ゲート酸化膜
、５−ｙ −トｍ ｍ、６−ＣＶＤ−８ｉ ０２１．７
１〜７３・・・アルミニウム配線層、８・・・パッシベ
ーション族、１１・・・シリコン酸化膜、１２・・・ス
パッタＳｉＮ膜。 出願人代理人 弁理士 鈴江武彦 第１図 第２ 図 手続補正書く方式） １．事件の表示 特願昭５９−２７８２０６号 ２、発明の名称 絶縁ゲート型電界効果半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号第 １７森ピル昭和
６０年４月３０日 ７、補正の内容 明細書第４頁第１５行〜明細書第５頁第８行の記載を以
下の通りに訂正します。 記 文献１ 電気電子技術協会発行のエレクトロンデバイス第２８巻
（１９８１年）、第８３頁〜第９４頁に掲載された、ｒ
ＭＯ８ＦＥＴにおけるチャンネル・ホットホール放出に
よる閾値電圧の不安定性」と題するフェアー及びサン共
著の論文（Ｆａｉｒ ＆ ３ｕｎ；ｒＴｈｒｅｓｙｏ
ｌｄ−Ｖｏｌｔａｇｅ Ｉｎ５ｔｂｉｌｉｔｙｉｎ
ＭＯＳ Ｆ Ｅ Ｔ −ｓ ｄｕｅ ｔｏ Ｑｈ
ａｎｎｅｌ Ｈｏｔ Ｈｏ１ｅＥｉ＋１ｔｔｉｏｎ
Ｊ ： ＩＥ３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ 、 ｖｏｌ、Ｅ Ｄ
−２８ｐｐ８３〜９４ （１９８１）文献２ 第１８ロ ８０年）、第２４４頁〜第２５１頁に掲載されたサン等
による論文（Ｓｕｎｅｔａｌ：Ｐｒｏｃ．１８ｔｈ
Ｉｎｔ。 Ｒｅｌ， ｐｈｙｓ． Ｓｙｍｐ． １）０２４４
〜２５１ （１９８０） ）文献３ 電気電子技術協会発行のエレクトロンデバイス第２８巻
第２号（ １９８３年）、第９６頁〜第１０３頁に掲載
された、ダプリュウー．ジー、メイヤー及びアール、ピ
ー、フェアー共著になる論文（Ｗ．Ｇ。 Ｍａｋｅｒ ＆ Ｒ． Ｂ． Ｆａｒｅ ： ＩＥ
３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ［：１ｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ 、 ＶＯＩ，ＥＤ−３０。
Claims (3)
- （１）第一導電型半導体層の表層に相互に離間して形成
された第二導電型のソース領域およびドレイン領域と、
該両領域間のチャンネル領域上にゲート酸化膜を介して
形成されたゲート電極と、前記半導体層を覆つて形成さ
れた層間絶縁膜上に形成された各種の金属配線層と、該
金属配線層を覆つて形成されたパッシベーション膜とを
具備し、このパッシベーション膜が水素吸収能を有する
絶縁膜とスパッタ法により形成されたシリコン窒化膜と
を順次積層した積層膜からなることを特徴とする絶縁ゲ
ート型電界効果半導体装置。 - （２）前記水素吸収能を有する絶縁膜が気相成長法によ
り形成されたシリコン酸化膜であることを特徴とする特
許請求の範囲第（１）項記載の絶縁ゲート型電界効果半
導体装置。 - （３）前記スパッタ法により形成されたシリコン窒化膜
上に、更にプラズマ堆積法によるシリコン窒化膜を積層
したことを特徴とする特許請求の範囲第（１）項または
第（２）項記載の絶縁ゲート型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278206A JPS61154131A (ja) | 1984-12-27 | 1984-12-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278206A JPS61154131A (ja) | 1984-12-27 | 1984-12-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154131A true JPS61154131A (ja) | 1986-07-12 |
Family
ID=17594071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278206A Pending JPS61154131A (ja) | 1984-12-27 | 1984-12-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154131A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204433A (ja) * | 1988-02-09 | 1989-08-17 | Seiko Instr & Electron Ltd | Ｍｏｓ半導体装置とその製造方法 |
| EP0412772A2 (en) * | 1989-08-09 | 1991-02-13 | Seiko Instruments Inc. | Semiconductor device with a passivation layer |
-
1984
- 1984-12-27 JP JP59278206A patent/JPS61154131A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204433A (ja) * | 1988-02-09 | 1989-08-17 | Seiko Instr & Electron Ltd | Ｍｏｓ半導体装置とその製造方法 |
| EP0412772A2 (en) * | 1989-08-09 | 1991-02-13 | Seiko Instruments Inc. | Semiconductor device with a passivation layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100470834C (zh) | 场效应晶体管 | |
| US4855798A (en) | Semiconductor and process of fabrication thereof | |
| US4603059A (en) | Method of manufacturing MIS capacitors for semiconductor IC devices | |
| JPH10189587A (ja) | 複合誘電体層及び同形成方法 | |
| US3906620A (en) | Method of producing multi-layer structure | |
| JPS6022497B2 (ja) | 半導体装置 | |
| US4665608A (en) | Method of manufacturing semiconductor devices | |
| JPS61154131A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
| EP3712953B1 (en) | Semiconductor device, manufacturing method thereof, and pressure transmitter using semiconductor device | |
| JPS61154171A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
| JP2937886B2 (ja) | 半導体素子の層間絶縁膜形成方法 | |
| JPS5817673A (ja) | 電界効果トランジスタ | |
| JPH118234A (ja) | 半導体装置 | |
| JPS61172339A (ja) | 半導体装置の製造方法 | |
| JPS59117133A (ja) | 半導体装置 | |
| JP2002134504A (ja) | 半導体装置およびその製造方法 | |
| JPS5923474B2 (ja) | 半導体装置 | |
| US20230089797A1 (en) | Semiconductor device | |
| JP2840261B2 (ja) | 半導体集積回路装置 | |
| KR20000004346A (ko) | 반도체 소자 및 그 제조방법 | |
| JPS61139066A (ja) | 半導体装置の製造方法 | |
| US20230345729A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| CN114664941A (zh) | 半导体装置 | |
| JP2532520B2 (ja) | 半導体装置 | |
| JPH0626235B2 (ja) | 半導体集積回路装置 |