JPS6115250A - Ｔｌｂ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、ＴＬＢを備えた仮想記憶制御方式の計算機
におけるＴＬＢ制御方式に関する。

［発明の技術的背景］ 仮想記憶制御方式の計算機では、一般に、仮想アドレス
から実アドレスへのアドレス変換を高速に行なうために
、ＴＥ０１　（Ｌｒａｎｓｌａｔｉｏｎｌ　ｏｏｋａｓ
ｉｄｅ　　３　ｕｆｆｅｒ　；　７ドレス変換ハツ７７
　）と呼ばれるハードウェア機構が設けられている。

このＴＬＢの各エントリには、実ページ番号を含むアド
レス変換情報や、対応エントリが正当（有効）か否（無
効）かを示すバリッド（Ｖａｌｉｄ）ビットのフィール
ドを有している。

ＴＬＢは、メモリアクセスに際し、仮想アドレスの所定
フィールドを用いて索引される。そして、仮想アドレス
の所定フィールドとＴＬＢの対応エントリの内容とによ
り、メモリアクセスの正当性がチェックされる。このチ
ェックにより、正当性が保証された場合、対応エントリ
内の実ページ番号と仮想アドレス（のオフセット）とに
より得られる実アドレスを用いたメモリアクセスが行な
われる。これに対し、上記正当性が保証されない場合、
ＴＬＢの対応エントリの入替えが行なわれ、しかる後メ
モリアクセスが行なわれる。

［背景技術の問題点コ しかし、上記したＴＬＢを用いた従来の仮想記憶制御方
式の計算機では、例えば、ハーフワード境界（Ｈａｌｆ
ｗｏｒｄ　　Ｂ　ｏｕｎｄａｒｙ　）のフルワードアク
セス（ＦｕＮｗｏｒｄ　　Ａ、ｃｃｅｓｓ）であって、
且つページ境界（Ｐ　ａｇｅ　　３　ｏｕｎｄａｒｙ　
）をまタフメモリアクセスのときなどは、処理速度が低
下する欠点があった。これは、１つのメモリアクセスが
２ページにまたがる場合には、両ページに対応する各Ｔ
ＬＢエントリをそれぞれチェックし、同メモリアクセス
の正当性を保証してからメモリアクセスを行なう必要が
あったためである。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、ＴＬＢの各エントリに次ページに対する制御情報が設
定される構成とすることにより、ページ境界をまたぐメ
モリアクセスの場合でも、先頭ページに対応するＴＬＢ
エントリのチェックだけでこの種メモリアクセスの正当
性が保証でき、もって処理速度の向上が図れるＴＬＢ制
御方式を提供することにある。

このＪ？Ｉｕ他の目的は、ページテーブルエントリに用
意され、対応するページが書換えられたか否かを示すモ
ディファイビットの状態が、たとえ２ページにまたがる
メモリアクセスの場合でも、簡単に把握できるようにす
ることにある。

この発明の更に他の目的は、上記モディファイビットが
簡単に把握できる方式を採用する場合において、ＴＬＢ
エントリの入替え回数を減らすことにある。

［発明の概要］ この発明では、仮想記憶制御方式の計算機において、各
ＴＬＢエントリに、同エントリの有効／無効を示すビッ
トｖ′、同エントリで示されるページの次のページに対
応するＴＬＢエントリの有効／無効を示すビットＶＮｉ
（ｉ′、，・・・ｎ）ｎは１以上、の整数）、およびア
ドレス変換情報のフィールドを含むＴＬＢが設けられる
。第１検出手段は、メモリアクセスに際し、対象仮想ア
ドレス、同対象仮想アドレスに対応する上記ＴＬＢエン
トリの上記ビットＶ′、ＶＮｉ、およびアドレス変換情
報の所定フィールドにより、同エントリに正しいアドレ
ス変換情報が格納されているか否か、および同エントリ
で示されるページの次のページに対応する上記ＴＬＢエ
ントリに正しいアドレス変換情報が格納されているか否
かを検出する。また、第２検出手段は、１つのメモリア
クセスが２ページにまたがるか否かを検出する。入替え
手段は、上記第１および第２検出手段の検出結果に応じ
て上記ＴＬＢの対応エントリの入替えを行なう。

この入替え手段によるＴＬＢエントリの入替え時には、
入替え対象ＴＬＢエントリの上記ビットＶ′が無条件で
セットされる。また、同入替え対象ＴＬＢエントリで示
されるページの直前ページに対応する上記ＴＬＢエント
リのビットＶＮｉが変更される。更に、同入替え対象Ｔ
ＬＢエントリで示されるページの直後ページに対応する
上記ＴＬＢエントリのチェックが行なわれ、そのチェッ
ク結果を利用することにより、上記入替え対象ＴＬＢエ
ントリのビットＶＮｉの値の設定が行なわれる。

［発明の実施例１ 以下、この発明の一実施例を図面を参照して説明する。

図面は、この発明を適用する仮想記憶制御方式の計算機
の要部の構成を示すもので、１０は主メモリである。主
メモリ１０には、仮想アドレス空間のセグメント情報を
示すセグメントテーブル１１および各セグメントの中の
ページ情報を示すページテーブル１２が置かれる。セグ
メントテーブル１１の各エントリは、同エントリの有効
／周動を示すバリッドピントＶ、そのセグメントの主記
憶保護情報Ｐ、ＬＥＶＥＬ、および対応するページテー
ブル１２の先頭アドレスであるページテーブル起点アド
レスＰＴＯのフィールドを有する。また、ページテーブ
ル１２の各エントリは、同エントリの有効／無効を示す
バリッドビットＶ、対応するページが書換えられたこと
を示す（即ち、仮想空間内の該当ページの内容を、主メ
モリ１０内の該当ページの内容に一致させる必要がある
ことを示す）モディファイビットＭ、および仮想アドレ
スを実アドレスに変換するための実ページ番号（アドレ
ス）ＲＰＡのフィールドを有する。

２０はデータバス、３０は演算制ｍ装置である。演算制
ｆｉｌ装置３０は、データバス２０により主メモリ１０
と接続される。

演篩制御装置３０において、３１はＰＳＷ（プログラム
ステータスワード）である。ＰＳＷ３１の所定フィール
ドには、プログラムの走行モード【保護の優先レベル）
を示すモード情報ＭＯＤＥが格納される。３２は仮想ア
ドレスを保持するメモリアドレスレジスタ（ＭＡＲ）で
ある。仮想アドレスは、論理的に、セグメント番号ＳＮ
、ページ番号ＰＮ、およびページ内オフセット０ｆｆｓ
ｅｔに分割される。３３はセグメントテーブル１１のエ
ントリ（セグメントテーブルエントリ）に格納されてい
る主記憶保護情報Ｐ、ＬＥＶＥＬを一時保持する保護レ
ジスタ、３４はページテーブル１２のエントリ（ページ
テーブルエントリ）に格納されている実ページ番号ＲＰ
Ａを一時保持するＲＰＡレジスタある。

３５は仮想アドレスから実アドレスへのアドレス変換を
高速に行なうためのＴＬＢである。ＴＬＢ３５は、ＴＬ
Ｂ３５Ａ、３５Ｂの２セツトからなり、ＭＡＲ３２に保
持された仮想アドレスのセグメント番号ＳＮの一部、例
えば下位ビットと、同じくページ番号ＰＮの一部、例え
ば下位ビットとの連結情報（ＳＮの一部が下位となる）
によって索引される。ＴＬＢ３５（内のＴＬＢ３５Ａ、
３５Ｂ）の各エントリ（ＴＬＢエントリ）は、コントロ
ールセクションＣ８，ＳＮ”、ＰＮ′、ＲＰＡからなる
アドレス変換情報、およびＰ、ＬＥＶＥＬのフィールド
を有する。コントロールセクションＣ８は、ビットＶ′
、ビットＭ′、ビットＶＮＡ、ビットＶＮＢ、ビットＭ
ＮＡ、およびビットＭＮＢからなる。ビットＶ−は、対
応するＴＬＢエントリの有効／無効を示し、ビットＶＮ
Ａ、ＶＮＢは、同エントリで示されるページの次のペー
ジに対応するＴＬＢエントリ（Ｔ　Ｌ　Ｂ５５Ａ　、　
３５Ｂのエントリ）の有効、／無効を示す。績だ、ビッ
トＭ′は、対応するページのページテーブル１２内エン
トリのモディファイビットＭの状態を示し、ビットＭＮ
Ａ。

ＭＮＢは、対応するページの次のページのページテーブ
ル１２内エントリのモディファイビットＭの状態を示す
。ＳＮ−は、セグメン１〜番＠ＳＮの残りビット（上位
ビット）に対応し、ＰＮ−は、ページ番号ＰＮの残りビ
ットに対応する。また、例えばＴＬＢ３５Ｂの各エント
リは、参照ピッｌ−Ｒを有している。ビットＲは、Ｔ　
Ｌ　Ｂ５５Ａ、　３５Ｂの該当エントリのいずれが（即
ち、Ｔ　Ｌ　Ｂ　３５のＡ１１ｌｌ当エントリ、Ｂ側該
当エントリのどちらが）最も昔に参照されたかを示す。

３６はＭＡＲ３２に保持された仮想アドレスのベージ内
オフセットＱｆｆｓｅｔにより、対象メモリアクセスが
ページ境界にまたがるか否かをチェックし、その旨を示
す信号ＰＡＧＥＢＤを出力する境界チェック回路、３７
はＴ　Ｌ　Ｂ　３５に対する制紳等を行なうコントロー
ル回路、３８は実アドレスを保持するレジスタである。

コントロール回路３７には、ＴＬＢ３５に対する索引結
果（具体的には、コントロールセクションＯ８，５Ｎ′
、ＰＮ′、およびＰ、ＬＥＶＥＬ）、ＭＡＲ３２に保持
された仮想アドレスのＳＮ、ＰＮの上位ビット、境界チ
ェック回路３Ｇからの信号ＰＡＧＥＢＤ、図示せぬマイ
クロブログラム制御部からの各種メモリ制御信号が導か
れる。これらメモリ制御信号は、メモリアクセス要求を
示す信号ＭＲＥＱ、メモリリードを示す信号ＲＤ、メモ
リライトを示す信号ＷＲ１命令フェッチであることを示
す信号ＩＦ、およびフルワードアクセスであることを示
す信号ＦＷ等である。

次に、この発明の一実施例の動作を説明する。

今、主メモリ１０に対するメモリアクセスのために、Ｍ
ＡＲ３２に仮想アドレスがロードされたものとする。Ｍ
　Ａ　Ｒ３２にロードされた仮想アドレス中のページ内
オフセットＱｆｆｓｅｔは、境界チェック回路３６に導
かれる。これにより、境界チェック回路３６は、上記し
た主メモ１０に対するメモリアクセスがフルワードアク
セスであるものとした場合に、ページ境界にまたがるア
クセスとなるが否かをチェックする。この例では、１ペ
ージは２ＫＢであり、したがって０ｆｆｓｅｔは１１ビ
ツトで構成される。この場合、ハーフワード境界のフル
ワードアクセスを条件とすると、境界チェック回路３６
はＱｆｆｓｅｔが１６進表現ｒ　”　７　Ｆ　Ｅ　”で
あるか否かをチェックすればよい。境界チェック回路３
６は、Ｍ　Ａ　Ｒ３２からのＱｆｆｓｅｔに基づくチェ
ック結果を信号ＰＡＧＥＢＤとしてコントロール回路３
７に出力する。

一方、Ｍ　Ａ　Ｒ３２にロードされた仮想アドレス中の
セグメント番号ＳＮの下位ビットとページ番号ＰＮの下
位ビットとの連結情報は、ＴＬＢ３５に導かれる。しか
して、上記連結情報により、ＴＬＢ３５が索引される。

この結果、ＴＬＢ３５（ＴＬＢ３５Ａ、３５Ｂ）から、
該当エントリの格納情報が読出される。ＴＬＢ３５から
の読出し情報のうち、ｖ′。

Ｍ′、ＶＮＡ、ＶＮＢ、ＭＮＡ、ＭＮＢ、ＳＮ”。

ＰＮ′、Ｐ、ＬＥＶＥＬ、Ｒ（Ｒｋ一ついＴ１．ｔＴＬ
Ｂ３５Ｂからのみ）はコントロール回路３７に導かれる
。また、コントロール回路３７には、Ｍ　Ａ　Ｒ３２に
ロードされた仮想アドレスのＳＮの上位ビット（ＳＮ１
．ＰＮの上位ビット（ＰＮ−’）、およびＰＳＷ３１か
らのＭＯＤＥも導かれる。コントロール回路３７は、こ
れらの入力情報により、信号Ｍｉｓｓ、ＰＲＴ、ＭＯＤ
、ＮＥＸＴ：ＭＩＳＳ。

ＮＥＸＴ：ＭＯＤを生成する。信号Ｍｉｓｓは、ＴＬＢ
３５の該当エントリに（仮想アドレスから実アドレスへ
のアドレス変換のための）正しいアドレス変換情報が無
いこと、即ちミスヒツト（ＴＬＢミスヒツト）を示す。

信号ＰＲＴは、ＰＳＷ３１で示された動作モードがその
セグメントへのメモリアクセス権を持っていないこと、
即ち主記憶保護違反であることを示す。信号ＭＯＤは、
ページテーブル１２の該当エントリのモディファイビッ
トＭがセントされていないこと（これをモディファイと
呼ぶ）を示す。信号ＮＥＸＴ：ＭＩＳＳは、今アクセス
しようとしているページの次のページに対応するＴＬＢ
エントリが正しく作られていないこと、即ち次ページミ
スヒツトを示す。そして、信号ＮＥＸＴ：ＭＯＤは、今
アクセスしようとしているページの次のページに対応す
るページテーブルエントリのモディファイビットＭがセ
ットされていないこと、即ち次ページモディファイを示
す。これらの信号の生成論理は以下の通りである。

■　ＭＩＳＳ ＭＩＳＳ＝ＨＩＴ ＨＩＴ＝ＨＩＴＡ＋ＨＩＴａ ＩＴｉ ＝Ｖ＋　　・（ＳＮ−−ＴＬＢ＋　　（ＳＮ−））・　
（ＰＮ”＝ＴＬＢｉ　　（ＰＮ−））なお、ＳＮ′、Ｐ
Ｎ−はＭＡＲ３２からのＳＮ。

ＰＮの上位ピットを示し、Ｖ＋　、ＴＬＢ＋（ＳＮｉ、
ＴＬＢ＋　　（ＰＮ−）は、ＴＬＢ３５＋（＋−Ａ、Ｂ
）め該当エンド！Ｊ（７）Ｖ、ＳＮ−。

ＰＮ”をホす。したがって、ＨＩＴ＋　　（ｉ　−Ａ。

Ｂ）は、ＴＬＢ３５ｉの該当エントリに正しいアドレス
変換情報が有ることを示す。このことから、ＨＩＴが、
Ｔ　Ｌ　Ｂ　３５の該当エントリのＡ側またはＢ側のい
ずれか一方に正しいアドレス変換情報が有ること、即ち
ヒツト（ＴＬＢヒツト）を示すことが理解されよう。

■　ＰＲＴ ＰＲＴ ＝ＨＩＴＡ・＜ＭＯＤＥ≧Ｐ、ＬＥＶＥＬＡ）＋ＨＩＴ
ｓ　・　（ＭＯＤＥ≧Ｐ、ＬＥＶＥＬｅ　）ナオ、Ｐ、
ＬＥＶＥＬ＋　　（ｉ＝Ａ、Ｂ）は、ＴＬ３３５ｉの該
当エントリのＰ、ＬＥＶＥＬを示す。

■　ＭＯＤ ＭＯＤ＝ＨＩ　ＴＡ　−ＭＡ　＋ＨＩ　ＴＢ　−Ｍｓな
お、Ｍ＋（ｉ−Ａ、Ｂ）は、ＴＬＢ３５ｉの該当エント
リのＭを示す。

■　ＮＥＸＴ：ＭＩＳＳ ＮＥＸＴ：Ｍｉｓｓ なお、ＶＮＡ＋　、ＶＮＢ＋　　（ｉ　＝Ａ、Ｂ）ｌｅ
ｔ、ＴＬＢ３５ｉの該当エンドりのＶＮＡ、ＶＮＢを示
す。

■　ＮＥＸＴ：ＭＯＤ ＮＥＸＴ：ＭＯＤ なお、ＭＮＡ＋　、ＭＮＢ＋　　（ｉ＝Ａ、Ｂ）は、Ｔ
ＬＢ３５ｉの該当エントリのＭＮＡ、ＭＮＢを示す。

上記した■〜■に示す信号は、コントロール回路３７か
ら図示せぬマイクロプログラム制御部に供給され、メモ
リアクセスを行なう際に、〈マイクロプログラムにより
）予めメモリアクセスの正当性をチェックするのに用い
られる。

また、この実施例では、コントロール回路３７において
もメモリアクセスの正当性のチェックが行なわれる構成
となっている。これは、例えばロード（Ｌｏａｄ）命令
のように、メモリアクセスが１回しか行なわれない命令
などの場合、メモリアクセスの正当性をマイクロプロセ
ッサでチェックしていたのでは処理速度が著しく低下し
てしまうことを考慮したためである。即ち、コントロー
ル回路３１は、上記した■〜■の信号、更にはマイクロ
プログラム制御部からの各種メモリ制御信号により、メ
モリアクセスの正当性をハード的にチェックする。コン
トロール回路３７は、メモリアクセスの正当性が保証で
きない場合、命令実行前にファームウェアレベルでの割
込みを発生する。この場合には、ミスヒツト割込み信号
ＭＩＳＳ：ＩＮ丁、主記憶保護違反割込み信号ＰＲＴ：
ＩＮＴ、モディファイ割込み信号ＭＯＤ　：　ＩＮＴ、
次ベージミスヒツト割込み信号ＮＥＸＴ：Ｍｉｓｓ：Ｉ
ＮＴ、更には次ページモディファイ割込み信号ＮＥＸＴ
　：ＭＯＤ　：　ＩＮＴが、以下に示す論理に従って生
成される。

■　Ｍｉｓｓ：ＩＮＴ ＭＩＳＳ：ＩＮＴ −Ｍｉｓｓ−ＭＲＥＱ ■　ＰＲＴ：ＩＮ”ｒ ＰＲＴ：ＩＮＴ ＝ＭＩＳＳ−ＰＲＴ−ＭＲＥＱ ■　ＭＯＤ：ＩＮＴ ＭＯＤ　：　ＩＮＴ ＝ＭＩＳＳ−ＰＲＴ−ＭＯＤ−ＭＲＥＱ−ＷＲ＠　　Ｎ
ＥＸＴ：ＭＩＳＳ：ＩＮＴ ＮＥＸＴ：ＭＩＳＳ：　ＩＮＴ −ＭＩＳＳ−ＰＲＴ・　（ＭＯＤ−ＷＲ）−ＮＥＸＴ　
：ＭＩＳＳ−ＮＥＸＴ　：ＭＲＥＱＮＥＸＴ：ＭＲＥＱ ＝ＭＲＥＱ−ＰＡＧＥＢＤ　−ＦＷ ＠）　　ＮＥＸＴ：ＭＯＤ：ＩＮＴ ＮＥＸＴ　：ＭＯＤ　：　ＩＮＴ −Ｍ　Ｉ　Ｓ３　・Ｉ−’Ｋ　ｌ　・ＭｔＪＬｌ−ＮＥ
ＸＴ：ＭＩＳＳ−ＮＥＸＴ：ＭＯＤ・ＮＥＸＴ　：ＭＲ
ＥＱ−ＷＲ 以上の■〜［株］の割込み（信号）は、上記した論理か
ら明らかなように、割込み発生の優先順位を有している
。上記の例では、■（ミスヒツト割込み）の優先度が最
も高く、以下■、■の順となり、［相］（次ページモデ
ィファイ）の優先度が最も低くなっている。

上記した論理により、ミスヒツトが検出された場合、〈
マイクロプログラム制御部の制御の下で）コントロール
回路３７により、後述するようにＴＬ３３５の該当エン
トリの入替え（リプレース）が行なわれる。また、主記
憶保護違反の場合には、ソフトウェアレベルでの割込み
が発生される。また、モディファイ（割込み）の場合、
後述するようにページテーブル１２の該当エントリのモ
ディファイビットＭのセットと、Ｔ　Ｌ　Ｂ　３５の該
当エンｉ・りのセットなどが行なわれる。また、次ペー
ジミスヒツトの場合、ミスヒツトの場合と同様に、ＴＬ
Ｂ３５の該当エントリの入替えが行なわれる。また、次
ページモディファイの場合には、モディファイ（割込み
）の場合と同様に、ページテーブル１２の該当エントリ
のモディファイピッｌ−Ｍのセットが行なわれ、更にＴ
ＬＢ３５の内容の変更が行なわれる。なお、次ページミ
°スヒット、次ページモディファイは、ページ境界にま
たがるフルワードアクセスのときに発生する可能性があ
る。

ここで、ＴＬＢ３５の該当エントリの入替え（リプレー
ス）等、ＴＬＢ３５の内容を変更する場合について説明
する。なお、以下の説明では、ＭＡＲ３２にロードされ
た仮想アドレスを対象仮想アドレス、対象仮想アドレス
に対応するＴＬＢ３５のエントリをＴＬＢ該当エントリ
と呼ぶ。また、対象仮想アドレスの直前ページに対応す
るＴＬＢエン］・リセットをＴＬＢ直前エントリセット
、対象仮想アドレスの直後のページに対応するＴＬＢエ
ン１〜リセットをＴＬＢ直後エントリセットと呼ぶ。

（１）　　メモリリード時のミスヒツトの場合メモリリ
ード時にミスヒツト（割込み）が発生した場合、マイク
ロプログラム制御部の制御により、まずセグメントテー
ブル１１の該当エントリ中の主配憶保護情報Ｐ、ＬＥＶ
ＥＬが保護レジスタ３３にロードされ、対応するページ
テーブル１２の該当エントリ中の実ページ番号ＲＰＡが
ＲＰＡレジスタ３４にロードされる。Ｐ、ＬＥＶＥＬは
、図示せぬセグメントテーブル起点レジスタに格納され
ているセグメントテーブル起点アドレスと、仮想アドレ
スのセグメント番号ＳＮとを用いてセグメントテーブル
１１をアクセスすることにより得られる。このときペー
ジテーブル起点アドレスも得られる。また、ＲＰＡは、
上記ページテーブル起点アドレスと仮想アドレスのペー
ジ番号ＰＮとを用いて対応するページテーブル１２をア
クセスすることにより得られる。

Ｐ、ＬＥＶＥＬおよびＲＰＡがロードされると、マイク
ロプログラムによりＴＬＢリプレース（リード）指令が
発行される。この指令により、ＴＬＢ３５Ａ、３５３の
該当エントリのうち、一番台に参照された側のエントリ
、例えばＴＬＢ３５Ａ（ＴＬ３３５のＡ側）の該当エン
トリの書換えが行なわれる。このとき、Ａ側、Ｂ側のい
ずれを書換えたか（この例ではＡ側）が記憶される。こ
の書換え（リプレース）にあっては、対象仮想アドレス
のＳＮ′、ＰＮ′、保護レジスタ３３からのＰ、ＬＥＶ
ＥＬ、およびＲＰＡレジスタ３４からのＲＰＡが、ＴＬ
Ｂ該当エントリの所定フィールドに書込まれる。また、
ＴＬＢ該当エントリのビットＶ′がセット、ビットＭ′
がリセッ］・される一方、ＶＮＡ。

ＶＮＢ、ＭＮＡ、ＭＮＢはＨＬ！：される。ナオ、書換
え（リプレース）対象エントリを、ＴＬＢ３５Ａ側、ま
たはＴ　Ｌ　Ｂ　３５Ｂ側のいずれとするかは、ＴＬＢ
３５Ｂの該当エントリ中の参照ビットＲに基づいて決定
される。この書換えに際し、上記参照ビットＲの論理値
は反転される。

上記した書換えの後、Ｍ　Ａ　Ｒ３２の内容が、対象仮
想アドレスより１ページ前を示すように変更され、続い
てコントロールセクション・チェンジ〈リード）指令が
発行される。この指令により、ＴＬＢ直前エントリセッ
］−のコン１〜ロールセクシヨンＯ８が同時に変更され
る。このＣ８の変更内容は、ＴＬＢ直前エントリセット
が、Ｍ　Ａ　Ｒ３２に設定された仮想アドレス（対象仮
想アドレスより１ページ前を示す仮想アドレス）に対応
するアドレス変換情報を正しく持っている（ＴＬＢヒツ
ト）か、否（ＴＬＢミス）かにより、次のように異なる
。但し、次の例は、ＴＬＢリプレース（リード１指令に
より、ＴＬＢ３５のＡ側がリプレースされた場合である
。

ａ）　　’ＴＬＢヒツトの場合 Ｖ：不変　　ＶＮＡ　：セット ＶＮＢ：不変（リセット） Ｍ：不変　　ＭＮＡ　：リセット ｆｖｌＮＢ：不変（リセット） ｂ）　　ＴＬＢミスの場合 Ｖ：不変　　ＶＮＡ　：リセット ＶＮＢ：不変 Ｍ：不変　　ＭＮＡ：リセット ＭＮＢ：不変 ＴＬＢ直前エントリセットのコントロールセクションＯ
８の変更が終了すると、Ｍ　Ａ　Ｒ３２の内容が、対象
仮想アドレスより１ページ後を示すように変更され、続
いてチェック指令が発行される。

この指令により、ＴＬＢ直後エントリセットがチェック
される。置体的には、ＴＬＢミスが或はＴＬＢヒツトか
、更にはビットＭがセットされているか否かがチェック
される。なお、ＴＬＢミスの場合には、ビットＭのチェ
ックは無意味となる。

このチェックにおいて、ＴＬＢヒツトが検出された場合
には、ヒツトしたＴＬＢ番号（ＴＬＢ３５のＡ側か、或
はＢ側か）が記憶される。

ＴＬＢ直後エントリセットのチェックが終了（ると、Ｍ
　Ａ　Ｒ３２の内容が対象仮想アドレスに戻され、続い
てチェンジ・ネクスト（ＣｈａｎｏｅＮｅＸｔ）指令が
発行される。この指令により、前記したＴＬＢ該当エン
トリのリプレース時に保留されティたＶＮＡ、ＶＮＢ、
ＭＮＡ、ＩｖｌＮＢが、以下に示すように正しい値に設
定される。この際、チェック指令の実行により得られた
情報が利用される。

ａ）　チェック指令でＴＬＢヒツト〈但しＢ側とする）
検出の場合 ａ′、）　　ビットＭはリセットしていたｖＮＡ：リセ
ット　ｖＮＢ：セット ＭＮＡ　：リセット　ＭＮＢ：リセットａ−２）　　ビ
ットＭはセットしていたＶＮＡ　：リセット　ＶＮＢ　
：セットＭＮＡ　：リセット　ＭＮＢ　：セットｂ）　
チェック指令でＴＬＢミス検出の場合ＶＮＡ　：リセッ
ト　ＶＮＢ　：リセットＭＮＡ　：リセット　ＭＮＢ　
：リセット（２メモリライト時のミスヒツトの場合メモ
リライト時にミスヒツト（割込み）が発生した場合のＴ
ＬＢＩＩＪｔｌｌの手順は、前記（１）でのＴＬＢリプ
レース（リード）指令の代りにＴＬＢリプレース〈ライ
ト）指令が、コントロールセクション・チェンジ（リー
ド）指令の代りにコントロールセクション・チェンジ〈
ライト）指令が適用されること、そしてページテーブル
１２の対応するエントリのモディファイビットＭがセッ
トされることを除き、メモリリード時と同様である。こ
の場合、ＴＬＢ該当エントリ、Ｔ　Ｌ　Ｂ直前エントリ
セットのコントロールセクションＣ８は、以下の通りと
なる。

ａ）ＴＬＢ該当エントリ Ｖ：セット　　ＶＮＡ　：　Ｈ ＶＮＢ：Ｈ Ｍ：セット　　ＭＮＡ　ニス ＭＮＢ　：　Ｈ Ｘ：メモリリード時と同様に設定 されることを示す ｂ）　　ＴＬＢ直前エントリセット 但し、Ａ側がリプレースされた場合 ｂ′、）　　ＴＬＢヒツトの場合 ■：不変　　ＶＮＡ　：セット ＶＮＢ：不変（リセット） Ｍ：不変　　ＭＮＡＮヤニト・ ＭＮＢ：不変（リセット） ｂ−２）　　ＴＬＢミスの場合 Ｖ：不変　　ＶＮＡ　：リセット ＶＮＢ　：不変 Ｍ：不変　　ＭＮＡ　：リセット ＭＮＢ：不変 （３）　　メモリライト時のモ′ディフフイ割込みメモ
リライト時にモディファイ割込みが発生すると、まずペ
ージテーブル１２の該当エントリのモディファイビット
Ｍがセットされる。次に、ＭＡＲ３２に対象仮想アドレ
スがセットされ、続いてセット・モディファイ指令が発
行される。この指令により、ＴＬＢｉ当エントリ（この
例では、■［８３５のＡ側の対応するエントリであるも
のとする）のビットＭがセットされる。次に、Ｍ　Ａ　
Ｒ３２の内容が、対象仮想アドレスより１ページ前を示
すように変更され、続いてコントロールセクション・チ
ェンジ（モディファイ）指令が発行される。この指令に
より、ＴＬＢ直前エントリセットのコントロールセクシ
ョンＣ８が変更される。このＣ８の変更内容は、ＴＬＢ
直前エントリセットが、ＭＡ　Ｒ３２に設定された仮想
アドレス（対象仮想アト−へ レスより１ページ前を示す仮想アドレス）に対応するア
ドレス変換情報を正しく持っている（ＴＬＢヒツト）か
、否（ＴＬＢミス）かにより、次のように異なる。但し
、次の例は、セット・モディファイ指令により、Ｔ　Ｌ
　Ｂ　３５のＡ側の対応するエントリ中のビットＭがセ
ットされた場合である。

ａ）　　ＴＬＢヒツトの場合 Ｖ：不変　　ＶＮＡ　：不変（セット）ＶＮＢ：不変 Ｍ：不変　　ＭＮＡ　：セット Ｍ　Ｎ　Ｂ　：不変 ｂ）　　ＴＬＢミスの場合 Ｖ：不変　　ＶＮＡ　：不変（リセット）ＶＮＢ　：不
変 Ｍ：不変　　ＭＮＡ　：不変（リセツ）〜）ＭＮＢ　：
不変 この場合、ＴＬＢ直後エンｉ・リセットの内容により、
ＴＬＢ該当エントリのコントロールセクションＣ８が影
響されることはない。

上記したＴＬＢｉｌｌｌｌｌによれば、ＴＬＢ３５の各
エントリのコントロールセクションＣ８には、対応する
ページは勿論、次ページに対する最新の情報も正しく設
定される。例えば、成る仮想アドレスによるメモリリー
ド時にミスヒツト（割込み）が発生した場合、ＴＬＢ該
当エントリがリプレースされる。この際、Ｖ、Ｍが一義
的に正しい値に設定されるだけでなく、（ＴＬＢ直後エ
ンドリセットをチェックすることにより）ＶＮＡ、ＶＮ
Ｂ。

ＭＮＡ、ＭＮＢが、ＴＬＢ直後エントリセットの状態を
正しく反映するように変更される。このとき、ＴＬＢ該
当エントリのリプレースに伴い、ＴＬＢ直前Ｉント’Ｊ
セット（ＤＶＮＡ、ＶＮＢ、ＭＮＡ、ＭＮＢも、ＴＬＢ
該当エントリの状態を反映するように変更される。

また、上記メモリリードがページ境界にまたがるフルワ
ードアクセスである場合であって、いずれのページにつ
いてもＴＬＢ該当エントリにアドレス変換情報が正しく
格納されていない場合には、次のようにしてＴＬＢエン
トリの変更が行なわれる。この場合、割込みの優先順位
から明らかなように、ミスヒツト扱いとなり、先頭ペー
ジのＴＬＢ該当エントリのリプレース（Ｏ８の変更を含
む）と、そのＴＬＢ直前エントリセットのＣ８（ＶＮＡ
、ＶＮＢ、ＭＮＡ、ＭＮＢ）の変更とが行なわれる。そ
して、再び上記したフルワードアクセスを実行しようと
すると、今度は次ページミスヒツト扱いとなる。この場
合には、次のページのＴＬＢ該当エントリのリプレース
（Ｃ３の変更を含む）と、そのＴＬＢ直前エントリセッ
ト、即ち先頭ページのＴＬＢ該当エントリのＣ８（ＶＮ
Ａ、ＶＮＢ、ＭＮＡ、ＭＮＢ）の変更とが行なわれる。

この結果、先頭ページに対応するＴＬＢ該当エントリに
は、同エントリおよびＴＬＢ直後エントリビットのいず
れにも、正しいアドレス変換情報が格納されていること
を示す情報が設定さ・れる。

また、メモリリード時のミスヒツトによりＴＬＢ該当エ
ントリのリプレースが行なわれたページに、メモリライ
トアクセスを行なう場合、（もし主記憶保護違反が発生
しなければ）モディファイ割込みが発生し、ＴＬＢ該当
エントリのピッｌ−Ｍだけがセットされる。このとき、
ＴＬＢ直前エントリセッ１〜のＯ８（中のＭＮ　ｉ　）
が、ＴＬＢ該当エントリの状態を反映するように変更さ
れる。また、ページテーブル１２の対応エントリのモデ
ィフアイビットＭもセットされる。もし、モディファイ
割込みを適用せずに、ページテーブル１２のモディファ
イビットＭに対するセット動作回数を減少させたい場合
には、モディファイ（割込み）、次ページモディファイ
（割込み）に相当する状態もミスヒツト（割込み）、次
ページミスヒツト（割込み）扱いとすればよい。但し、
この場合には、ＴＬＢエントリのリプレースが伴うため
、セグメントテーブル１１およびページテーブル１２へ
のアクセスが必要となることから、前記した方式に比べ
効率は低下する。

なお、前記実施例では、主記憶保護情報Ｐ、　ＬＥＶＥ
Ｌが１種類である場合について説明したが、これに限る
ものではない。例えば、主記憶保護の効率化のために、
リード保護用、ライト保護用、命令実行保護用の３種類
の主記憶保護情報が用意されている場合にも、同様に実
施できる。この場合、主記憶保護違反の検出は、メモリ
アクセスの種類に対応する主記憶保護情報を用いて行な
われる。

［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

■　ＴＬＢの各エントリに、該当ページは勿論、次ペー
ジに対する最新の制御情報が正しく設定されるので、た
とえページ境界をまたぐメモリアクセスの場合でも、先
頭ページに対応するＴＬＢエントリのチェックだけでこ
の種メモリアクセスの正当性が保証でき、したがってｌ
ｌ！ｌ理速度の向上が図れる。

■　対応するページが書換えられたか否かを示すモディ
ファイビットをページテーブルエントリに用意する方式
を採用する場合、たとえ２ページにまたがるメモリアク
セスのときでも、同モディファイピットの状態を簡単に
把握でき、ページテーブルエントリのモディファイビッ
トのセット回数の減少が図れる。

■　ページテーブルエントリのモディファイビットの把
握が簡単に行なえる方式を採用する場合において、前回
リードアクセスされたページに対するメモリライト時に
は、対応するＴＬＢエントリの入替えを不要とすること
ができる。

【図面の簡単な説明】

図面はこの発明の一実施例に係る仮想記憶制御方式の計
算機のの要部の構成を示すブロック図である。 １０・・・主メモリ、１１・・・セグメントテーブル、
１２・・・ページテーブル、３５・・・ＴＬＢ、３６・
・・境界チェック回路、３７・・・コントロール回路。

Claims (3)

【特許請求の範囲】
1. （１）仮想記憶制御方式の計算機において、各ＴＬＢエ
   ントリに、同エントリの有効／無効を示すビットＶ′、
   同エントリで示されるページの次のページに対応するＴ
   ＬＢエントリの有効／無効を示すビットＶＮｉ（ｉ＝１
   、・・・ｎ、ｎは１以上の整数）、およびアドレス変換
   情報のフィールドを含むＴＬＢと、メモリアクセスに際
   し、対象仮想アドレス、同対象仮想アドレスに対応する
   上記ＴＬＢエントリの上記ビットＶ′、ＶＮｉ、および
   アドレス変換情報の所定フィールドにより、同エントリ
   に正しいアドレス変換情報が格納されているか否か、お
   よび同エントリで示されるページの次のページに対応す
   る上記ＴＬＢエントリに正しいアドレス変換情報が格納
   されているか否かを検出する第１検出手段と、１つのメ
   モリアクセスが２ページにまたがるか否かを検出する第
   ２検出手段と、上記第１および第２検出手段の検出結果
   に応じて上記ＴＬＢの対応エントリの入替えを行なう入
   替え手段と、この入替え手段によるＴＬＢエントリの入
   替え時に、入替え対象ＴＬＢエントリの上記ビットＶ′
   をセットする手段と、同入替え対象ＴＬＢエントリで示
   されるページの直前ページに対応する上記ＴＬＢエント
   リのビットＶＮｉを変更する手段と、同入替え対象ＴＬ
   Ｂエントリで示されるページの直後ページに対応する上
   記ＴＬＢエントリをチェックし、そのチェック結果に応
   じて上記入替え対象ＴＬＢエントリのビットＶＮｉの値
   を設定する手段とを具備することを特徴とするＴＬＢ制
   御方式。
2. （２）各ページテーブルエントリに、対応するページが
   書換られたか否かを示すモディファイビット、および実
   ページ番号のフィールドを有するページテーブルを備え
   た仮想記憶制御方式の計算機において、各ＴＬＢエント
   リに、同エントリの有効／無効を示すビットＶ′、同エ
   ントリで示されるページの次のページに対応するＴＬＢ
   エントリの有効／無効を示すビットＶＮｉ（ｉ＝１、・
   ・・ｎ）ｎは１以上の整数）、同エントリで示されるペ
   ージに対応する上記ページテーブルエントリのモディフ
   ァイビットの状態を示すビットＭ′、同エントリで示さ
   れるページの次のページに対応する上記ページテーブル
   エントリのモディファイビットの状態を示すビットＭＮ
   ｉ、およびアドレス変換情報のフィールドを含むＴＬＢ
   と、メモリアクセスに際し、対象仮想アドレス、同対象
   仮想アドレスに対応する上記ＴＬＢエントリの上記ビッ
   トＶ′、ＶＮｉ、およびアドレス変換情報の所定フィー
   ルドにより、同エントリに正しいアドレス変換情報が格
   納されているか否か、同エントリで示されるページの次
   のページに対応する上記ＴＬＢエントリに正しいアドレ
   ス変換情報が格納されているか否か、同エントリで示さ
   れるページに対応する上記ページテーブルエントリの上
   記モディファイビットの状態、および同エントリで示さ
   れるページの次のページに対応する上記ページテーブル
   エントリの上記モディファイビットの状態を検出する第
   １検出手段と、１つのメモリアクセスが２ページにまた
   がるか否かを検出する第２検出手段と、上記第１および
   第２検出手段の検出結果に応じて上記ＴＬＢの対応エン
   トリの入替えを行なう入替え手段と、この入替え手段に
   よるＴＬＢエントリの入替え時に、入替え対象ＴＬＢエ
   ントリの上記ビットＶ′をセットすると共にメモリリー
   ド／ライトに応じて上記ビットＭ′をリセット／セット
   する手段と、同入替え対象ＴＬＢエントリで示されるペ
   ージの直前ページに対応する上記ＴＬＢエントリのビッ
   トＶＮｉ、ＭＮｉをメモリリード／ライトに応じて変更
   する手段と、同入替え対象ＴＬＢエントリで示されるペ
   ージの直後ページに対応する上記ＴＬＢエントリをチェ
   ックし、そのチェック結果に応じて上記入替え対象ＴＬ
   ＢエントリのビットＶＮｉ、ＭＮｉの値を設定する手段
   とを具備することを特徴とするＴＬＢ制御方式。
3. （３）各ページテーブルエントリに、対応するページが
   書換られたか否かを示すモディファイビット、および実
   ページ番号のフィールドを有するページテーブルを備え
   た仮想記憶制御方式の計算機において、各ＴＬＢエント
   リに、同エントリの有効／無効を示すビットＶ′、同エ
   ントリで示されるページの次のページに対応するＴＬＢ
   エントリの有効／無効を示すビットＶＮｉ（ｉ＝１、・
   ・・ｎ、ｎは１以上の整数）、同エントリで示されるペ
   ージに対応する上記ページテーブルエントリのモディフ
   ァイビットの状態を示すビットＭ′、同エントリで示さ
   れるページの次のページに対応する上記ページテーブル
   エントリのモディファイビットの状態を示すビットＭＮ
   ｉ、およびアドレス変換情報のフィールドを含むＴＬＢ
   と、メモリアクセスに際し、対象仮想アドレス、同対象
   仮想アドレスに対応する上記ＴＬＢエントリの上記ビッ
   トＶ′、ＶＮｉ、Ｍ′、ＭＮｉ、およびアドレス変換情
   報の所定フィールドにより、同エントリに正しいアドレ
   ス変換情報が格納されているか否か、同エントリで示さ
   れるページの次のページに対応する上記ＴＬＢエントリ
   に正しいアドレス変換情報が格納されているか否か、同
   エントリで示されるページに対応する上記ページテーブ
   ルエントリの上記モディファイビットの状態、および同
   エントリで示されるページの次のページに対応する上記
   ページテーブルエントリの上記モディファイビットの状
   態を検出する第１検出手段と、１つのメモリアクセスが
   ２ページにまたがるか否かを検出する第２検出手段と、
   上記第１および第２検出手段の検出結果に応じて上記Ｔ
   ＬＢの対応エントリの入替えを行なう入替え手段と、こ
   の入替え手段によるＴＬＢエントリの入替え時に、入替
   え対象ＴＬＢエントリの上記ビットＶ′をセットすると
   共にメモリリード／ライトに応じて上記ビットＭ′をリ
   セット／セットする手段と、同入替え対象ＴＬＢエント
   リで示されるページの直前ページに対応する上記ＴＬＢ
   エントリのビットＶＮｉ、ＭＮｉをメモリリード／ライ
   トに応じて変更する手段と、同入替え対象ＴＬＢエント
   リで示されるページの直後ページに対応する上記ＴＬＢ
   エントリをチェックし、そのチェック結果に応じて上記
   入替え対象ＴＬＢエントリのビットＶＮｉ、ＭＮｉの値
   を設定する手段と、上記第１および第２検出手段の検出
   結果に応じて上記ＴＬＢの対応エントリのビットＭ′の
   みをセットする手段と、この手段によるビットＭ′セッ
   ト対象ＴＬＢエントリで示されるページの直前ページに
   対応する上記ＴＬＢエントリのビットＭＮｉを変更する
   手段とを具備することを特徴とするＴＬＢ制御方式。