JPS61151483A - Semiconductor circuit - Google Patents

Abstract

PURPOSE:To make it possible to perform the evaluation of a semiconductor circuit by forcibly bringing the internal circuit of a semiconductor apparatus to an ON-state, by adding a power-ON control circuit capable of controlling an external signal to a power-down circuit. CONSTITUTION:A power-down circuit 2, to which a power-ON control circuit 4 was added, usually judges a lead-in state if the jitter width of the phase synchronous signal from built-in PLL1 is smaller than a prescribed value and allows the circuit constituting this semiconductor apparatus to turn ON/OFF by the control signal and synchronous signal from the outside and always turn an internal circuit OFF regardless of the control signal and synchronous signal from the outside of the jitter width is larger than the prescribed value. However, if a power-ON signal terminal 10 is fixed to high level potential, a switch SW1 is brought to an OFF-state while switch SW2 to an ON-state and the internal circuit of the semiconductor apparatus can be evaluated even when the phase synchronization of built-in PLL1 is insufficient.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパワーダウン回路を有する半導体回路に関し、
外部かりの制御信号によりパワーダウン回路と独立に半
導体回路の内部回路を強制的にパワーオンできるように
した半導体回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor circuit having a power down circuit,
The present invention relates to a semiconductor circuit in which an internal circuit of the semiconductor circuit can be forcibly powered on independently of a power-down circuit by an external control signal.

（従来の技術） 従来、この種の半導体回路におけるパワー・ダウン回路
としては、内蔵ＰＬＬの位相同期が十分でない場合、外
部から半導体回路への入力である同期信号が無い場合、
または外部からの制御信号がパワー・ダウン信号のとき
に、この半導体回路をパワー・ダウンさせ、通常の使用
状態においてはパワー・オンとなるような回路構成とな
っている０ 通常の動作状態では、これで同等不都合は生じないが、
半導体装置の開発時等において、内蔵ＰＬＬの位相同期
が十分でないが、半導体装置を構成する回路を評価した
い場合でも、パワー・ダウン回路が正常に動作すれば、
パワー・ダウン信号により回路がオフ状態となシ、回路
評価が不可能となる。(Prior Art) Conventionally, as a power down circuit for this type of semiconductor circuit, when the phase synchronization of the built-in PLL is insufficient, or when there is no synchronization signal input to the semiconductor circuit from the outside,
Or, when the external control signal is a power down signal, this semiconductor circuit is powered down, and the circuit is configured such that it is powered on in normal operating conditions.0 In normal operating conditions, This does not cause the same inconvenience, but
When developing a semiconductor device, the phase synchronization of the built-in PLL is not sufficient, but even if you want to evaluate the circuits that make up the semiconductor device, if the power down circuit operates normally,
The power down signal turns off the circuit, making circuit evaluation impossible.

（本発明が解決しようとする問題点） このような場合に回路評価を実施するには、マ・ニエア
ルプローバ等で半導体装置の内部に直接、電圧を印加し
なければならず種々の困難が伴う問題がある。(Problems to be Solved by the Present Invention) To conduct circuit evaluation in such a case, voltage must be applied directly to the inside of the semiconductor device using a mechanical prober, etc., which poses various difficulties. There are problems involved.

本発明は、このような問題を解決し、内蔵ＰＬＬの位相
同期が不十分で、パワー・ダウン回路からパワー・ダウ
ン信号が出ているような場合でも、外部からの信号によ
シ半導体装置を構成する回路を強制的にオンさせ、半導
体装置の評価ができるようにした半導体回路を提供する
ことにある。The present invention solves these problems, and even when the built-in PLL has insufficient phase synchronization and a power-down signal is output from the power-down circuit, the semiconductor device can be operated by an external signal. An object of the present invention is to provide a semiconductor circuit in which a semiconductor device can be evaluated by forcibly turning on its constituent circuits.

（問題点を解決するための手段） 本発明の構成は、内蔵ＰＬＬからの制御信号。(Means for solving problems) The configuration of the present invention is based on control signals from a built-in PLL.

外部からの制御信号などによって内部回路電源の断を制
御するパワーダウン回路を有する半導体回路において、
前記パワーダウン回路の出力端に、外部からの信号によ
って前記内部回路の電源を強制的にパワーオンと制御さ
れるパワーオン回路を付加したことを特徴とする。In a semiconductor circuit that has a power down circuit that controls turning off of internal circuit power by an external control signal, etc.
The present invention is characterized in that a power-on circuit is added to the output end of the power-down circuit, the power-on circuit being controlled to forcibly turn on the power supply of the internal circuit by an external signal.

（発明の作用） 本発明によれば、パワー−ダウン回路を有する半導体回
路において、通常の使用状態ではパワーダウン回路の本
来の機能を損うことなく、パワーダウン回路による制御
と独立にパワーオンの制御できるパワーオン回路を付加
しているので、必要に応じてオンさせることが可能とな
る。(Operation of the Invention) According to the present invention, in a semiconductor circuit having a power-down circuit, the power-on operation can be performed independently of the control by the power-down circuit without impairing the original function of the power-down circuit under normal usage conditions. A controllable power-on circuit is added, so it can be turned on as needed.

（実施例） 次に本発明の実施例について図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図を示す。FIG. 1 shows a block diagram of one embodiment of the invention.

本実施例は、内蔵ＰＬＬからの位相同期信号、外部から
のパワーダウン信号及び同期信号により制御される方式
のパワーダウン回路２に外部からのパワーオン信号にニ
ジ、強制的に内部回路をオンさせることができるパワー
オン制御回路４と、これにより制御されるスイッチ８Ｗ
１及びＳＷ２とを含むパワーオン回路３が付加されて構
成される。In this embodiment, the power down circuit 2 is controlled by the phase synchronization signal from the built-in PLL, the power down signal from the outside, and the synchronization signal, and the internal circuit is forcibly turned on in response to the power on signal from the outside. A power-on control circuit 4 that can
A power-on circuit 3 including SW1 and SW2 is added and configured.

このパワーオン制御回路３を付加したパワーダウン回路
２は、通常は内蔵ＰＬＬ１からの位相同期信号のジッタ
幅が規定値より小さければ、引込み状態と判断して、外
部からの制御信号及び同期信号により、この半導体装置
を構成する回路をオン・オフさせ、ジッタ幅が規定値よ
り大きければ、外部からの制御信号及び同期信号によら
ず常に内部回路をオフとする。この場合、パワーオン信
号端子１０は電気的開放状態か低レベル電位に固定され
ており、スイッチＳＷ１はオン状態、スイッチＳＷ２は
オフ状態となっている。しかし必要に応じてパワーオン
信号端子１０を高レベル電位に固定するとスイッチ８Ｗ
１はオフ状態、スイッチ８Ｗ２はオン状態となジ、パワ
ーダウン回路２と独立して内部回路をオン状態とするこ
とが可能となり、内蔵ＰＬＬＩの位相同期が十分でない
ような場合でも半導体装置の内部回路を評価することが
出来る。Normally, the power-down circuit 2 to which this power-on control circuit 3 is added determines that the jitter width of the phase synchronization signal from the built-in PLL 1 is smaller than a specified value, and determines that it is in the pull-in state, and uses the control signal and synchronization signal from the outside to , turns on and off the circuits constituting this semiconductor device, and if the jitter width is larger than a specified value, the internal circuit is always turned off regardless of external control signals and synchronization signals. In this case, the power-on signal terminal 10 is in an electrically open state or fixed at a low level potential, the switch SW1 is in an on state, and the switch SW2 is in an off state. However, if the power-on signal terminal 10 is fixed to a high level potential as necessary, the switch 8W
1 is in the off state and switch 8W2 is in the on state, making it possible to turn on the internal circuit independently of the power down circuit 2, and even when the phase synchronization of the built-in PLLI is insufficient, the internal circuit of the semiconductor device can be turned on. Circuits can be evaluated.

第２図に第１図のパワーオン回路３の具体例の回路図で
ある。この１路は、トランジスタＱ、ｒＱ、、Ｑ、と、
レベル反転回路Ａ１と、スイッチｓｗ、、ｓｗ、となる
ＮｃｈトランジスタＱ４−　Ｑ＋とから構成されている
。Ｎｃｈ）ランジスタＱ、は、端子１０からの入力回路
がオープンになった時に入力を低レベル電位とする回路
、Ｐｃｈ）ランジスタＱ、　、　Ｎ　ｃｈ　）ランジス
タＱ、は入力のインバータとなる回路であり、反転回路
Ａ、は、スイッチｓｗ、、ｓｗ、に逆の信号を供給する
回路である。FIG. 2 is a circuit diagram of a specific example of the power-on circuit 3 shown in FIG. 1. This one path includes transistors Q, rQ, ,Q,
It is composed of a level inverting circuit A1 and Nch transistors Q4-Q+ serving as switches sw, , sw. Nch) transistor Q is a circuit that sets the input to a low level potential when the input circuit from terminal 10 is open, Pch) transistor Q is a circuit that serves as an input inverter, The inverting circuit A is a circuit that supplies an opposite signal to the switches sw, , sw.

これによりパワーオン信号端子１０が開放か低レベル電
位に固定されているときは、スイッチＳＷＩがオン、ス
イッチＳＷ、がオフとなり、パワーダウン回路２で制御
される通常の動作状態となジ、パワーオン信号端子１０
を高レベル電位に固定すると、スイッチ８Ｗ１がオフ、
スイッチ８Ｗ２がオンとなり信号端子１０の高レベルが
出力されるため、パワーダウン回路２と独立して、内部
回路をオン状態とすることが出来る。As a result, when the power-on signal terminal 10 is open or fixed at a low level potential, the switch SWI is turned on and the switch SW is turned off, and the normal operating state controlled by the power-down circuit 2 is established. On signal terminal 10
When fixed at a high level potential, switch 8W1 turns off,
Since the switch 8W2 is turned on and a high level signal is output from the signal terminal 10, the internal circuit can be turned on independently of the power down circuit 2.

（発明の効果） 本発明は、以上説明したように、外部信号で制御できる
パワーオン制御回路をパワーダウン回路に付加すること
により、マニュアルプローパ等で半導体装置の内部に直
接、電圧を印加しなくても、半導体装置の内部回路を強
制的にオン状態とすることが出来、通常の動作状態とは
別に半導体回路の評価が可能となる。(Effects of the Invention) As explained above, the present invention adds a power-on control circuit that can be controlled by an external signal to a power-down circuit, thereby making it possible to apply voltage directly to the inside of a semiconductor device using a manual propper or the like. Even if it is not present, the internal circuit of the semiconductor device can be forcibly turned on, making it possible to evaluate the semiconductor circuit separately from the normal operating state.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は第１
図のパワーオン回路の一例を示す回路図である。図にお
いて １・・・・・・内蔵ＰＬＬ１２・・・・・・パワーダウ
ン回路、３・・・・・・パワーオン回路、４・・・・・
・パワーオン制御回路、ｓｗ、、ｓｗ、・・・・・・ス
イッチ、Ｑ、、Ｑ、、Ｑ。 ・・・・・・トランジスタ、Ａ、・・・・・・レベル反
転回路、１０・・・・・・パワーオン入力端子 である。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of the power-on circuit shown in the figure. In the figure, 1...Built-in PLL12...Power down circuit, 3...Power on circuit, 4...
・Power-on control circuit, sw, , sw, ... switch, Q, , Q, , Q. . . . Transistor, A, . . . Level inversion circuit, 10 . . . Power-on input terminal.

Claims (1)

【特許請求の範囲】[Claims] 内蔵ＰＬＬからの制御信号、外部からの制御信号などに
よって内部回路電源の断を制御するパワーダウン回路を
有する半導体回路において、前記パワーダウン回路の出
力端に、外部からの信号によって前記内部回路の電源を
強制的にパワーオンと制御されるパワーオン回路を付加
したことを特徴とする半導体回路。In a semiconductor circuit having a power down circuit that controls turning off of the internal circuit power supply by a control signal from a built-in PLL, a control signal from the outside, etc., the power supply for the internal circuit is connected to the output terminal of the power down circuit by a signal from the outside. A semiconductor circuit characterized by adding a power-on circuit that is controlled to forcibly turn on the power.