JP2607304B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Description
【発明の詳細な説明】 ［概要］ 外部から接続される発振子とで発振回路を構成するイ
ンバータ等を内蔵する半導体集積回路装置に関し、 低電圧電源での動作を可能とすると共に、低消費電力
化を図ることを目的とし、 前記インバータを、一方の電源と他方の電源との間に
貫通電流が流れる状態における前記一方の電源と前記他
方の電源間の抵抗値を制御信号により大小に可変できる
ように回路構成し、発振開始時から所定期間は、前記一
方の電源と前記他方の電源との間に貫通電流が流れる状
態における前記一方の電源と前記他方の電源間の抵抗値
を小とし、前記所定期間経過後は、前記一方の電源と前
記他方の電源との間に貫通電流が流れる状態における前
記一方の電源と前記他方の電源間の抵抗値を大とするよ
うに制御する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor integrated circuit device having a built-in inverter and the like constituting an oscillation circuit with an externally connected oscillator, which can operate with a low-voltage power supply and has low power consumption. In the inverter, the resistance between the one power supply and the other power supply in a state where a through current flows between one power supply and the other power supply can be changed to be large or small by a control signal. The circuit configuration is such that, for a predetermined period from the start of oscillation, the resistance between the one power supply and the other power supply in a state where a through current flows between the one power supply and the other power supply is reduced, After the elapse of the predetermined period, the resistance between the one power supply and the other power supply in a state where a through current flows between the one power supply and the other power supply is controlled to be large.
［産業上の利用分野］ 外部から接続される発振子とで発振回路を構成するイ
ンバータ等を内蔵する半導体集積回路装置（以下、LSI
という）に関する。[Industrial application field] A semiconductor integrated circuit device (hereinafter referred to as an LSI) having a built-in inverter or the like that forms an oscillation circuit with an externally connected oscillator.
About).
［従来の技術］ 従来、発振回路、例えば、水晶発振回路として第４図
に示すようなものが提案されている。[Prior Art] Conventionally, an oscillation circuit such as a crystal oscillation circuit shown in FIG. 4 has been proposed.
図中、１は水晶発振子、２はLSI、３、４は外部端
子、５はｐチャネルのMOSトランジスタ（以下、単にpMO
Sという）、６はｎチャネルのMOSトランジスタ（以下、
単にnMOSという）であって、これらpMOS5とnMOS6とでイ
ンバータ７が構成されている。In the figure, 1 is a crystal oscillator, 2 is an LSI, 3 and 4 are external terminals, and 5 is a p-channel MOS transistor (hereinafter simply referred to as pMO).
S) and 6 are n-channel MOS transistors (hereinafter, referred to as S-channel MOS transistors).
The inverter 7 is composed of the pMOS5 and the nMOS6.
また、８は帰還抵抗、９は直流電圧Vcc、例えば、５
［Ｖ］が供給される電源線、10は発振出力を内部回路に
供給するためのバッファをなすインバータである。8 is a feedback resistor, 9 is a DC voltage Vcc, for example, 5
A power supply line to which [V] is supplied, and 10 is an inverter serving as a buffer for supplying an oscillation output to an internal circuit.
［発明が解決しようとする課題］ かかる従来の水晶発振回路を低電圧電源、例えば、1.
5［Ｖ］で動作するLSIに適用する場合には、pMOS5及びn
MOS6のオン抵抗を共に小さくする必要がある。しかしな
がら、このようにする場合には、pMOS5及びnMOS6が同時
にオン状態となる場合、即ち、インバータ７がスイッチ
ングする際にpMOS5及びnMOS6を貫通して流れる電流、い
わゆる貫通電流が大きくなり、このため、定義状態時の
消費電流が増加し、消費電力の増大を招いてしまうとい
う問題点があった。だからといって、pMOS5及びnMOS6の
オン抵抗を大きくすれば、発振を開始させることができ
ないという不都合がある。[Problem to be Solved by the Invention] Such a conventional crystal oscillation circuit is connected to a low-voltage power supply, for example, 1.
When applied to an LSI operating at 5 [V], pMOS5 and n
It is necessary to reduce both the ON resistance of MOS6. However, in such a case, when the pMOS5 and the nMOS6 are simultaneously turned on, that is, when the inverter 7 switches, the current flowing through the pMOS5 and the nMOS6, that is, the so-called through current increases. There is a problem in that the current consumption in the defined state increases, which leads to an increase in power consumption. However, if the ON resistances of the pMOS5 and the nMOS6 are increased, there is a disadvantage that oscillation cannot be started.
本発明は、かかる点に鑑み、低電圧電源での動作を可
能とすると共に、低消費電力化を図ることができるよう
にした発振回路を構成することができるようにした半導
体集積回路装置を提供することを目的とする。In view of the above, the present invention provides a semiconductor integrated circuit device that can operate with a low-voltage power supply and can configure an oscillation circuit that can reduce power consumption. The purpose is to do.
［課題を解決するための手段］ 第１図は本発明の原理説明図である。図中、１は発振
子、12は本発明のLSI、13、14は外部端子、15はインバ
ータ、15A及び15Bはそれぞれインバータ15の入力端及び
出力端、16は帰還抵抗である。[Means for Solving the Problems] FIG. 1 is an explanatory view of the principle of the present invention. In the figure, 1 is an oscillator, 12 is an LSI of the present invention, 13 and 14 are external terminals, 15 is an inverter, 15A and 15B are input and output terminals of the inverter 15, respectively, and 16 is a feedback resistor.
また、インバータ15は、所定のオン抵抗を有するＰチ
ャネル絶縁ゲート型電界効果トランジスタ23と、このＰ
チャネル絶縁ゲート型電界効果トランジスタ23よりもオ
ン抵抗の小さいＰチャネル絶縁ゲート型電界効果トラン
ジスタ24と、所定のオン抵抗を有するＮチャネル絶縁ゲ
ート型電界効果トランジスタ25と、このＮチャネル絶縁
ゲート型電界効果トランジスタ25よりもオン抵抗の小さ
いＮチャネル絶縁ゲート型電界効果トランジスタ26と、
制御信号によって、そのオン、オフが制御される接続ス
イッチ回路27、28とを備え、Ｐチャネル絶縁ゲート型電
界効果トランジスタ23、24は、一方の電源と出力端15B
との間に直列に接続され、かつ、その制御電極を共に入
力端15Aに接続され、Ｎチャネル絶縁ゲート型電界効果
トランジスタ25、26は、他方の電源と出力端15Bとの間
に直列に接続され、かつ、その制御電極を共に入力端15
Aに接続され、接続スイッチ回路27は、一方の電源とＰ
チャネル絶縁ゲート型電界効果トランジスタ23、24の被
制御電極間の接続中点との間に接続され、接続スイッチ
回路28は、他方の電源とＮチャネル絶縁ゲート型電界効
果トランジスタ25、26の被制御電極間の接続中点との間
に接続されて構成される。この場合、発振開始時から所
定期間、例えば、発振開始時から発振が定常状態になる
までの期間は、接続スイッチ回路27、28をオンとし、所
定期間経過後、例えば、発振が定常状態になった後は、
接続スイッチ回路27、28をオフとするように制御され
る。The inverter 15 includes a P-channel insulated gate field effect transistor 23 having a predetermined on-resistance,
A P-channel insulated-gate field-effect transistor 24 having a lower on-resistance than the channel-insulated-gate field-effect transistor 23; an N-channel insulated-gate field-effect transistor 25 having a predetermined on-resistance; An N-channel insulated-gate field-effect transistor 26 having a lower on-resistance than the transistor 25;
Connection switch circuits 27 and 28 whose on and off are controlled by control signals are provided. P-channel insulated gate field effect transistors 23 and 24 are connected to one power supply and the output terminal 15B
Are connected in series, and their control electrodes are both connected to the input terminal 15A, and the N-channel insulated gate field effect transistors 25 and 26 are connected in series between the other power supply and the output terminal 15B. And the control electrodes are connected to the input terminal 15 together.
A, and the connection switch circuit 27
The connection switch circuit 28 is connected between the controlled midpoint between the controlled electrodes of the channel insulated gate field effect transistors 23 and 24, and the connection switch circuit 28 is controlled by the other power supply and the N channel insulated gate field effect transistors 25 and 26. It is configured to be connected between a connection midpoint between the electrodes. In this case, the connection switch circuits 27 and 28 are turned on for a predetermined period from the start of the oscillation, for example, from the start of the oscillation to the steady state of the oscillation. After
The connection switch circuits 27 and 28 are controlled to be turned off.
［作用］ かかる本発明においては、インバータ15は、一方の電
源と他方の電源との間に貫通電流が流れる状態における
一方の電源と他方の電源間の抵抗値を制御信号により大
小に可変できるように回路構成されており、発振開始時
から所定期間、例えば、発振開始時から発振が定常状態
になるまでの期間は、一方の電源と他方の電源との間に
貫通電流が流れる状態における一方の電源と他方の電源
間の抵抗値を小とし、所定期間経過後、例えば、発振が
定常状態になった後は、一方の電源と他方の電源との間
に貫通電流が流れる状態における一方の電源と他方の電
源間の抵抗値を大とするように制御される。したがっ
て、低電圧電源での動作が可能となると共に、低消費電
力化を図ることができる。[Operation] In the present invention, the inverter 15 can change the resistance value between one power supply and the other power supply in a state where a through current flows between the one power supply and the other power supply by a control signal. For a predetermined period from the start of oscillation, for example, a period from the start of oscillation to the steady state of oscillation, one of the states in which a through current flows between one power supply and the other power supply After the resistance value between the power supply and the other power supply is reduced and a predetermined period elapses, for example, after the oscillation is in a steady state, one power supply in a state where a through current flows between one power supply and the other power supply. And the other power supply is controlled so as to increase the resistance value. Therefore, operation with a low-voltage power supply becomes possible, and power consumption can be reduced.
［実施例］ 以下、第２図及び第３図を参照して、本発明の一実施
例につき説明する。Embodiment An embodiment of the present invention will be described below with reference to FIG. 2 and FIG.
第２図は、本発明の一実施例を示す回路図であり、図
中、29は水晶発振子、30は本発明の一実施例のLSI、3
1、32は水晶発振子接続用の外部端子、33は帰還抵抗、4
1は制御信号Scが供給される外部端子である。また、44
はインバータであり、45はオン抵抗の大きい、例えば、
オン抵抗を数十ＫΩとするpMOS、46、47はオン抵抗の小
さい、例えば、オン抵抗を数ＫΩとするpMOS、48はオン
抵抗の大きい、例えば、オン抵抗を数十ＫΩとするnMO
S、49、50はオン抵抗の小さい、例えば、オン抵抗を数
ＫΩとするnMOS、51は制御信号Scを反転させるためのイ
ンバータ、52は発振出力を内部回路に供給するためのイ
ンバータである。FIG. 2 is a circuit diagram showing one embodiment of the present invention, in which 29 is a crystal oscillator, 30 is an LSI of one embodiment of the present invention, 3
1 and 32 are external terminals for crystal oscillator connection, 33 is feedback resistor, 4
1 is an external terminal to which the control signal Sc is supplied. Also, 44
Is an inverter, 45 is a large on-resistance, for example,
PMOS having an on-resistance of several tens KΩ, 46 and 47 have a small on-resistance, for example, pMOS having an on-resistance of several KΩ, and 48 have a large on-resistance, for example, nMO having an on-resistance of several tens KΩ
S, 49, and 50 denote nMOS having a small on-resistance, for example, an on-resistance of several KΩ, 51 denotes an inverter for inverting the control signal Sc, and 52 denotes an inverter for supplying an oscillation output to an internal circuit.
ここに、制御信号Scを、例えば、ローレベル“L"にす
ると、pMOS47、nMOS50がオン状態となる。この場合にお
いて、貫通電流が流れる状態でのインバータ44の電源間
の抵抗値R44Lは、貫通電流が流れる状態におけるpMOS4
5、46、47、nMOS48、49、50のオン抵抗を、それぞれ
R45、R46、R47、R48、R49、R50とすれば、 となる。Here, when the control signal Sc is set to, for example, a low level “L”, the pMOS 47 and the nMOS 50 are turned on. In this case, the resistance value R 44L between the power supply of the inverter 44 in a state in which the through current flows in a state in which a through current flows pMOS4
5, 46, 47, nMOS48, 49, 50
R 45 , R 46 , R 47 , R 48 , R 49 , R 50 Becomes
他方、制御信号Scをハイレベル“H"にすると、pMOS4
7、nMOS50がオフ状態となる。この場合において、貫通
電流が流れる状態でのインバータ44の電源間の抵抗値R
44Hは、 R44H＝R45＋R46＋R49＋R48＞R44L となる。On the other hand, when the control signal Sc is set to the high level “H”, the pMOS4
7. The nMOS 50 is turned off. In this case, the resistance value R
44H becomes R 44H = R 45 + R 46 + R 49 + R 48> R 44L.
そこで、第３図に示すように、電源オン時には、制御
信号Scをローレベル“L"に設定しておく。このようにす
ると、電源電圧が低い場合であっても、発振を開始させ
ることができる。Therefore, as shown in FIG. 3, when the power is turned on, the control signal Sc is set to a low level “L”. With this configuration, oscillation can be started even when the power supply voltage is low.
そして、その後、発振が安定した場合には、制御信号
Scをハイレベル“H"にする。このようにすると、pMOS4
7、nMOS50がオフ状態となり、貫通電流が流れる状態で
のインバータ44の電源間の抵抗値は高くなるが、前述し
たように発振開始電圧＞発振停止電圧という水晶発振素
子の基本的特性のため、発振は停止しない。なお、この
場合、インバータ44の電源間の抵抗値が大きい分だけ、
貫通電流は小さくなる。Then, when the oscillation stabilizes, the control signal
Set Sc to high level “H”. In this way, pMOS4
7.The resistance between the power supplies of the inverter 44 when the nMOS 50 is turned off and the through current flows increases, but as described above, the oscillation start voltage> the oscillation stop voltage, because of the basic characteristics of the crystal oscillation element, Oscillation does not stop. In this case, as the resistance value between the power supplies of the inverter 44 is large,
The through current decreases.
このように、本実施例によれば、発振開始時から発振
が安定するまでは、貫通電流が流れる状態でのインバー
タ44の電源間の抵抗値を小さくし、発振が安定した後
は、貫通電流が流れる状態でのインバータ44の電源間の
抵抗値を大きくすることができるので、低電圧動作が可
能となると共に、定常状態におけるインバータ44の貫通
電流を小さくして、低消費電力化を図ることができる。As described above, according to the present embodiment, the resistance value between the power supplies of the inverter 44 in a state where the through current flows is reduced from the start of the oscillation until the oscillation is stabilized. In this case, the resistance value between the power supplies of the inverter 44 in the state where the current flows can be increased, thereby enabling low-voltage operation and reducing the through current of the inverter 44 in the steady state to reduce power consumption. Can be.
［発明の効果］ 以上のように、本発明によれば、インバータは、一方
の電源と他方の電源との間に貫通電流が流れる状態にお
ける一方の電源と他方の電源間の抵抗値を制御信号によ
り大小に変化させることができるように回路構成されて
おり、発振開始時から所定期間、例えば、発振が定常状
態になるまでは、一方の電源と他方の電源との間に貫通
電流が流れる状態における一方の電源と他方の電源間の
抵抗値を小とし、所定期間経過後、例えば、発振が定常
状態になった後は、一方の電源と他方の電源との間に貫
通電流が流れる状態における一方の電源と他方の電源間
の抵抗値を大とするように制御することができるので、
低電圧電源での発振動作が可能となると共に、低消費電
力化を図ることができる。[Effects of the Invention] As described above, according to the present invention, the inverter controls the resistance value between one power supply and the other power supply in a state where a through current flows between the one power supply and the other power supply. And a circuit in which a through current flows between one power supply and the other power supply for a predetermined period from the start of oscillation, for example, until the oscillation becomes a steady state. In a state in which a through current flows between one power supply and the other power supply after a predetermined period of time, for example, after the oscillation is in a steady state, the resistance value between the one power supply and the other power supply is small. Since the resistance between one power supply and the other power supply can be controlled to be large,
Oscillation can be performed with a low-voltage power supply, and power consumption can be reduced.
第１図は本発明の原理説明図、第２図は本発明の一実施
例を示す回路図、第３図は本発明の一実施例の動作を示
す波形図、第４図は従来の水晶発振回路の一例を示す回
路図である。 （第１図において） 11……発振子 12……本発明のLSI 13、14……外部端子 15……インバータ 16……帰還抵抗1 is a diagram illustrating the principle of the present invention, FIG. 2 is a circuit diagram showing an embodiment of the present invention, FIG. 3 is a waveform diagram showing the operation of the embodiment of the present invention, and FIG. FIG. 3 is a circuit diagram illustrating an example of an oscillation circuit. (In FIG. 1) 11 oscillator 12 LSI of the present invention 13, 14 external terminal 15 inverter 16 feedback resistor
Claims (1)
れ第１及び第２の外部端子（13、14）に接続され、該第
１及び第２の外部端子（13、14）を介して発振子（11）
が並列接続されるインバータ（15）と、 該インバータ（15）に並列接続された帰還抵抗（16）と
を備え、 前記インバータ（15）は、 所定のオン抵抗を有する第１のＰチャネル絶縁ゲート型
電界効果トランジスタ（23）と、 該第１のＰチャネル絶縁ゲート型電界効果トランジスタ
（23）よりもオン抵抗の小さい第２のＰチャネル絶縁ゲ
ート型電界効果トランジスタ（24）と、 所定のオン抵抗を有する第１のＮチャネル絶縁ゲート型
電界効果トランジスタ（25）と、 該第１のＮチャネル絶縁ゲート型電界効果トランジスタ
（25）よりもオン抵抗の小さい第２のＮチャネル絶縁ゲ
ート型電界効果トランジスタ（26）と、 制御信号によって、そのオン、オフが制御される第１及
び第２の接続スイッチ回路（27、28）とを備え、 前記第１及び第２のＰチャネル絶縁ゲート型電界効果ト
ランジスタ（23、24）は、一方の電源と前記出力端（15
B）との間に直列に接続され、かつ、その制御電極を共
に前記入力端（15A）に接続され、 前記第１及び第２のＮチャネル絶縁ゲート型電界効果ト
ランジスタ（25、26）は、他方の電源と前記出力端（15
B）との間に直列に接続され、かつ、その制御電極を共
に前記入力端（15A）に接続され、 前記第１の接続スイッチ回路（27）は、前記一方の電源
と前記第１及び第２のＰチャネル絶縁ゲート型電界効果
トランジスタ（23、24）の被制御電極間の接続中点との
間に接続され、 前記第２の接続スイッチ回路（28）は、前記他方の電源
と前記第１及び第２のＮチャネル絶縁ゲート型電界効果
トランジスタ（25、26）の被制御電極間の接続中点との
間に接続され、 発振開始時から所定期間は、前記第１及び第２の接続ス
イッチ回路（27、28）をオンとし、前記所定期間経過後
は、前記第１及び第２の接続スイッチ回路（27、28）を
オフとするように制御されることを特徴とする半導体集
積回路装置。An input terminal (15A) and an output terminal (15B) are connected to first and second external terminals (13, 14), respectively, and the first and second external terminals (13, 14) are connected to each other. Oscillator through (11)
And a feedback resistor (16) connected in parallel to the inverter (15), wherein the inverter (15) has a first P-channel insulated gate having a predetermined on-resistance. -Type field-effect transistor (23); a second P-channel insulated-gate field-effect transistor (24) having a lower on-resistance than the first P-channel insulated-gate field-effect transistor (23); A first N-channel insulated-gate field-effect transistor (25), and a second N-channel insulated-gate field-effect transistor having a lower on-resistance than the first N-channel insulated-gate field-effect transistor (25). (26), and first and second connection switch circuits (27, 28) whose on / off are controlled by a control signal, wherein the first and second P-channel switches are provided. Le insulated gate field effect transistor (23, 24), one power supply and the output terminal (15
B), and their control electrodes are both connected to the input terminal (15A). The first and second N-channel insulated gate field effect transistors (25, 26) The other power supply and the output terminal (15
B), and the control electrodes thereof are both connected to the input terminal (15A). The first connection switch circuit (27) is connected to the one power supply and the first and second power supplies. 2 P-channel insulated gate field-effect transistors (23, 24) are connected between the controlled middle point between the controlled electrodes, and the second connection switch circuit (28) is connected to the other power supply and the second power supply. The first and second N-channel insulated gate field-effect transistors (25, 26) are connected to a connection midpoint between the controlled electrodes, and the first and second connection are performed for a predetermined period from the start of oscillation. A semiconductor integrated circuit that is controlled to turn on the switch circuits (27, 28) and to turn off the first and second connection switch circuits (27, 28) after the predetermined period has elapsed. apparatus.
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