JPS5940299B2 - トランジスタ構造体の製造方法 - Google Patents

トランジスタ構造体の製造方法

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JPS5940299B2
JPS5940299B2 JP53126956A JP12695678A JPS5940299B2 JP S5940299 B2 JPS5940299 B2 JP S5940299B2 JP 53126956 A JP53126956 A JP 53126956A JP 12695678 A JP12695678 A JP 12695678A JP S5940299 B2 JPS5940299 B2 JP S5940299B2
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Description

【発明の詳細な説明】 本発明は集積トランジスタ構造体及びその製法に関し、
更に詳細には２進情報の言団意にコンデンサを用いる半
導体メモリ構造体及びその製法に関する。
集積半導体メモリ回路、特にコンデンサとスイッチを基
本要素とするセルを用いる集積半導体メモリ回路では、
高いメモリ・セル密度が達成されている。
小さなメモリ・セルを与える最も簡単な回路の一例は特
公昭４８−１３２５２号に示されている。このメモリの
場合、各メモリ・セルは１つの記憶用コンデンサと、こ
のコンデンサをピット／センス線へ選択的に接続するス
イッチとして働く１つの電界効果トランジスタとを用い
る。また、特公昭５１−２８９９０号及び特開昭４９−
１１８３８２号にも上述の形式の１デバイス電界効果ト
ランジスタ・メモリ・セルが示されているが、この場合
は、半導体基板の表面に設けた誘電体層によつてドープ
・ポリシリコン層を分離し記憶用コンデンサを形成して
いる。米国特許第３９７９７３４号（特願昭５１一５６
７７３号）には、記憶用コンデンサとバイポーラ・トラ
ンジスタを用いる小さなメモリ・セルで構成されたメモ
リ・アレイが示されている。
このメモリ・アレイはワード配列方式で構成されており
、これらのセルの各記憶用コンデンサの一部のコンデン
サ端子は別々のピット／センス線に接続され、他方、ワ
ードを構成するセルはこのワードの記憶用コンデンサの
他方の端子に印加されるワード・パルスによつて同時に
アクセスされる。特定のワードのすべての記憶用コンデ
ンサの他方の端子を同時にアクセスすることにより、そ
のワードのセル相互間の分離が不要になる。バイポーラ
・トランジスタは本来電界効果トランジスタよりも高速
動作するため、バイポーラ・トランジスタ・メモリ・ア
レイは高性能を有する。例えば米国特許第３９０４４５
０号に示されるように、ポリシリコンから半導体基板に
不純物を拡散することによつてつくられるような、多く
の知られているバイポーラ・トランジスタを用いても、
満足的な性能を有するバイポーラ・メモリ・アレイをつ
くることができるが、より高性能なメモリ・アレイを得
るためには、非常に高性能なトランジスタが必要である
。本発明の目的は寸法が小さく且つ高性能なトランジス
タ構造体の製造方法を提供することである。
他の目的は自己整合コンタクトを持ち、ベースとエミツ
タが最小間隔で設けられるトランジスタ構造体の製造方
法を提供することである。他の目的は高密度で、しかも
高性能なメモリ・アレイを提供することである。
他の目的は高密度で、アクセス時間の短い改良されたメ
モリを提供することである。
他の目的はワード線ピツチが減じられ且つ伝搬遅延又は
歪の少ない改良されたメモリ・アレイを提供することで
ある。
他の目的は極く少数のマスクした必要としない方法で改
良されたメモリ・アレイを提供することである。
他の目的はエピタキシヤル層を必要とすることなく、イ
オン注入技術を利用することによつて製造できる改良さ
れたバイポーラ・トランジスタ・メモリ・アレイを提供
することである。
他の目的は非常にパワーの少ない高性能メモリ・アレイ
を提供することである。
本発明によれば、トランジスタ構造体は埋込み形の酸化
物分離領域によつて囲まれた第１導電形の半導体基板領
域に形成される。
半導体基板には、好ましくはイオン注入技術によつて反
対導電形のコレクタが形成される。コレクタの少なくと
も一部は基板表面から間隔をあけて設けられ、基板表面
とコレクタの間の基板領域によつてベースが形成される
。第１の基板表面部には、ベースと電気的に接触して、
第１の導電層、好ましくはホウ素ドープ・ポリシリコン
層が形成される。このポリシリコン層はその外面に絶縁
層を形成するように酸化され、この外側絶縁層及び第１
の基板表面部に隣接する第２の基板表面部の上には第２
のドープ・ポリシリコン層が設けられる。第２のドープ
・ポリシリコン層は第１のポリシリコン層上の絶縁層の
厚さだけ上記第１の基板表面部から分離される。第２の
ポリシリコン層のドーパント例えばヒ素は半導体基板の
表面にドライブされ、エミツタを形成する。これまで概
略説明した方法及び構造によれば、接合容量、ベース抵
抗、コレクタ抵抗及び電気的なベース幅を非常に小さく
し且つ同時に全体の体積を非常に小さくでき、これによ
つて、低パワーで高性能の要件を満たすことができる。
本発明のもう１つの態様によれば、このバイポーラ・ト
ランジスタ構造体はコンパクトで高性能なメモリ・シス
テムをつくるのに非常に効果的に使用できることが判明
した。このメモリ・システムは２−Ｄ方式に構成される
が、このメモリ・システムの場合、各バイポーラ・トラ
ンジスタのベースは酸化物分離領域内に配置されている
。各トランジスタのコレクタと同様に共通接続される。
分離領域内には更に、夫々共通のベースと共通のコレク
タと共に別々のトランジスタを形成する復数個のエミツ
タが配置される。各エミツタは上述したように形成され
る。従つて、各エミツタとそのベースの間の間隔は非常
に短くなる。各エミツタと接触するポリシリコン層は記
憶用コンデンサの一方のプレートとして利用できる。こ
のポリシリコン層上に誘電体媒体層を設け、次にこの誘
電体媒体層上に導電層を付着させることにより、記憶用
コンデンサが形成される。記憶用コンデンサはバイポー
ラ・トランジスタを介してアクセスでき、酸化物分離領
域内の複数個のエミツタは高速動作できる高密度メモリ
・アレイの複数ビツト又はワードを構成する。埋込み形
の第２の酸化物分離領域を形成し、その中にもう１つの
同様のバイポーラ・トランジスタ・アレイを形成すれば
、両方のアレイのベース・コンタクトは共通のワード線
、好ましくは第１のポリシリコン層の形で接続でき、更
にメモリ密度を上げることができる。
連続する共通のベース・コンタクトが隣接する第１及び
第２の複数ビツト又はワードのために用いられる場合は
、これらの第１及び第２の複数ビツト又はワードの一方
を禁止する線選択技術が用いられる。この場合はメモリ
の２つのワード当り１つのワード駆動器しか必要でない
から、メモリ・アレイ付勢のパワー要件を更に減じ且つ
同時に周辺回路を簡単化できる利点が得られる。次に図
面を参照する。
第１図一第５図は本発明によつてつくられるトランジス
タ構造体の種々の製造段階にむける断面図を示している
。第１図に示すように、半導体基板１０は好ましくは、
軽くドープしたＰ形シリコンであり、その中に酸化物分
離領域１２を有する。酸化物分離領域１２は第６図の平
面図に示されているように基板１０の予定領域を限定す
るように埋込み形で基板１０に設けられている。製造に
際しては、先ず、基板１０の表面に二酸化シリコン層１
４を成長させ、その上に窒化シリコン層１６を付着する
。酸化物分離領域１２を定めるための開孔１８を二酸化
シリコン層１４および窒化シリコン層１６に形成し、開
孔１８を形成した後、例えば、知られている反応性イオ
ン・エツチング技術によつて開孔１８内の基板１０をエ
ツチし、次に酸化して埋込み形の酸化物分離領域１２を
形成する。分離領域１２内にトランジスタ２０を形成す
るため、イオン注入技術を用いて基板１０に、サブ領域
２５及び２７よりなるコレクタ２２を形成する。サブ領
域２７は基板１０の表面から間隔をあけて設けられる。
本発明の方法の場合、埋込みコレクタ領域２２は、先ず
窒化シリコン層１６の上にフオトレジスト層２４を付着
し次に通常のマスク技術によつて第１図に示されている
部分以外のフオトレジストを取去ることによつて形成さ
れる。フオトレジスト２４の厚さは、フオトレジスト２
４を通つて基板１０に注入されるイオン例えばリンが、
サブ領域２５に示されるように、基板１０の表面から極
く浅い所に分布するように定められる。埋込みコレクタ
２２の主要部はサブ領域２７によつて与えられ、サブ領
域２７と二酸化シリコン層１４の間の基板Ｐ形領域はト
ランジスタ構造体のベース２９を与える。基板１０にコ
レクタ２２を形成した後、窒化シリコン層１６の表面か
ら残りのフオトレジスト２４を除去し、基板の全表面に
第２のフオトレジスト層２６を一様に付着する。普通の
マスク技術を用いてフオトレジスト層２６の一部を除去
し開孔２８を形成する（第２図）。次に残つているフオ
トレジスト層２６の上及び開孔２８を介して基板１０の
表面の上に自己安定化可能な即ち自己酸化可能な物質の
層例えば第１のホウ素ドープ・ポリシリコン層３０を略
６０００Ｘの厚さに付着する。次にフオトレジスト２６
を除去すると、フオトレジスト２６に乗つている部分の
第１のポリシリコン層２０も一緒に除去される。よく知
られている湿潤一乾燥一湿潤酸化法を利用して第１のポ
リシリコン層３０の表面を酸化し、第３図に示すように
第１のポリシリコン層の酸化物層３２を形成する。酸化
工程の期間に第１のポリシリコン層３０のホウ素がベー
ス２９にドライブされ、ベース・コンタクト３１を形成
する。二酸化シリコン層１４と窒化シリコン層１６を除
去した後、第４図に示すように、第２の自己酸化可能な
物質の層好ましくは第２のポリシリコン層３４を構造体
の表面上に付着する。第２のポリシリコン層は例えばヒ
素のようなＮ形不純物をドープされ、略６０００Ｘの厚
さに形成される。次に第２のポリシリコン層３４の上に
もう１つの窒化シリコン層３６を付着し、これをフオト
レジスト層３８で覆う。再び、知られているマスク技術
を用いてフオトレジスト層３８を選択的に除去し、埋込
みコレクタ２２のサブ領域２５の上と、第１のポリシリ
コン層３０の一部及び第１のポリシリコン層３０に隣接
するベース部分の上にだけフオトレジスト３８を残す。
次に窒化シリコン層３６の露出部分を普通の乾式エツチ
ング又は湿式エツチング技術によつて除去し、露出され
た第２のポリシリコン層３４の領域を硝酸／酢酸の化学
后液又は乾式プラズマ・エツチングのような普通のエツ
チング技術によつて除去する。第２のポリシリコン層３
４をエツチすると、残つた第２のポリシリコン層領域は
第５図に示すように、コレクタ２２と接触している部分
３５と、一部分が第１のポリシリコン層３０の上に乗り
残りの部分が基板１０の表面と接触している部分３７だ
けとなる。次にフオトレジスト３８を除去し、第２のポ
リシリコン層領域３５と３７の間の露出した基板表面を
酸化して絶縁層４０を形成する。このとき、ヒ素が少し
ベース２９へドライブされ、ベース・コンタクト３１と
近接した浅いエミツタ３３を形成する。ベース・コンタ
クト３１とエミツタ３３の間隔は第１のポリシリコン酸
化物層３２の厚さの範囲内である。ベース・コンタクト
３１も酸化期間のドライブ・インによつて深さを増す。
トランジスタ構造体２０を完成させるため、第１のポリ
シリコン酸化物層３２に開孔を形成し、第６図に示すよ
うに第１のポリシリコン層３０にコンタクト４２を設け
る。次に、相互接続の必要に応じて、窒化シリコン層３
６の一部又は全部を取除き、第２のポリシリコン層領域
３５，３７及びコンタクト４２に金属化を施す。本発明
の方法によれば、第２のポリシリコン層領域３７によつ
て定められるエミツタは、第１のポリシリコン酸化物層
３２の厚さの範囲内で、第１のポリシリコン層３０によ
つて定められるベース・コンタクト３１と非常に近接し
た間隔で配置される。
この構成によれはベース抵抗が低くなり、従つて非常に
高速なバイポーラ・トランジスタが得られる。即ち、高
速スイツチングを行なうトランジスタを得るためには、
ベータ（ロ）を高め且つベース・エミッタ容量及びベー
ス・コレクタ容量を減じるようにベース領域のドープ濃
度を低めればよいが、この場合はベース抵抗が大きくな
る。本発明のように酸化物層３２の厚さの範囲内でベー
ス・コンタクトとエミツタを分離することにより、ベー
タを高め且つ接合容量を減じ、しかも最小のベース抵抗
を与えることができる。もし高濃度のベース・コンタク
トとエミツタが直接接触した場合は、側壁部を通る注入
が増えるためベータが非常に減少し且つベース・エミツ
タ容量が増大する。また、ベース・コンタクトとエミツ
タを分離することにより高いベース・エミツタ・ブレー
クダウン電圧を得ることができる。更に、酸化物分離領
域１２と接するようにコレクタ２２を配置することによ
り、コレクターベース接合のブレークダウン電圧が高く
なり且つ接合容量が低くなるという他の利点も得られる
。コレクタ２２のサブ領域２５，２７は製造期間の加熱
工程によつて徐々にその形状を変え、最終的には第５図
に示す形状のコレクタ２２を形成する。
このようにして連続的なコレクタが得られるためコレク
タ抵抗が低くなる。勿論、本発明の範囲内で種々の変更
を行なうこともでき、例えば、第５図の窒化シリコン層
３６に代えて第２のポリシリコン層の表面に酸化物層を
形成し、この第２のポリシリコン酸化物層に開孔を形成
してコンタクトを設けるようにすることもできる。
更に、コレクタ２２はサブ領域２５のように基板１０の
表面まで延びる必要はなく、他の手段によつてコレクタ
と接続をつくるようにすることもできよう。また、ポリ
シリコン層の一方又は両方を金属ケイ化物例えばケイ化
モリブデン、ケイ化タングステンなどで置き換えたり、
またある場合には自己酸化可能な金属例えばアルミニウ
ム、タンタル、ニオブ、ジルコニウムで置き換えること
もできよう。第７図は第１図一第６図で説明したバイポ
ーラ・トランジスタ構造体を利用したメモリの平面図を
示している。
第８図、第９図及び第１０図は夫々第７図の線８−８，
９−９，１０−１０で得られるメモリ断面図である。基
板４６は好ましくは軽くドープしたＰ形シリコンであり
、基板４６には、互いに分離された２つの隣接する基板
セグメント４８，５０を与えるように形成された埋込み
形の酸化物分離領域４４が設けられている。第１図一第
６図のバイポーラ・トランジスタ構造体の製造に関連し
て述べた技術を使用し、分離された基板セグメント４８
，５０の各々に埋込みＮ＋コレクタ５８を形成した後に
、第１のホウ素ドープ・ポリシリコン層５２を形成し、
そして、基板セグメント４８，５０の各トランジスタの
ベース５６にベース・コンタクト５４を設ける。
エミツタ６０は前に述べたように第２のポリシリコン層
６２から基板セグメント４８，５０ヘヒ素ドーパントを
ドライブすることによつて得られる。第１のポリシリコ
ン酸化物層６４は第１のポリシリコン層５２を第２のポ
リシリコン層６２から分離する。第１０図に示されるよ
うに埋込みコレクタ５８及びベース５６は夫々共通コレ
クタ、共通ベースでぁり、１つの基板セグメント４８又
は５０内の複数個のエミツタ６０と関連づけられている
。第２のポリシリコン層６２の上には、好ましくは窒化
シリコン層である誘電体媒体層６６が付着されており、
窒化シリコン層６６には金属層例えば銅ドープ・アルミ
ニウムが付着され、ビツト／センス線６８を形成するよ
りに適当にエツチされる。第７図では上側の３本のビツ
ト／センス線６８が一部破断して示されている。特に第
９図から明らかなように、第１のポリシリコン層５２は
ベース５６と大きな面積で接触するため、第１のポリシ
リコン層５２にメモリのワード線が接続された場合歪を
最小にするのに役立つ。エミツタ６０がベース５６に形
成されているとき第２のポリシリコン層領域６２″のヒ
素がコレクタ５８にドライブされ、コレクタ・コンタク
ト６０５を形成する。
銅ドープ・アルミニウムの付着前に第２のポリシリコン
層領域６２′の上の窒化シリコンをエツチングにより除
去し、次にビツト／センス線６８の形成時に金属コンタ
クト７２を形成することにより各第２のポリシリコン層
領域６２′にコレクタ５８のためのオーミツクコンタク
トをつくることができる。第７図一第１０図のメモリ動
作をより良く理解するため、このメモリの概略構成を示
す第１１図を参照する。
第１１図では第７図一第１０図と同じ参照数字で示され
ている。第１１図にはメモリを動作させるのに用いられ
る駆動回路、センス回路及び選択回路も示されている。
２−Ｄ方式で構成されたこのメモリは基板セグメント４
８，５０を含み、夫々４つのメモリ・セルに４ビツトの
情報を記憶する４．つの記憶用コンデンサ７０を有する
。
無論このビツト数は例示にすぎず、各基板セグメントに
もつと多数のビツトを用いることもできる。第１２図は
このメモリに使用しうるパルス波形を例示している。基
板セグメント５０と関連する４つの記憶用コンデンサ７
０の１つ、例えばビツト駆動器／センス増幅器７４に結
合されたビツト／センス線Ｂ／Ｓ３のコンデンサ７０に
２進情報゛１”を書込む場合は、ワード線Ｗ／Ｌに正に
向かう電圧パルスｗ示印加され、線Ｙ２を選択するよう
にＹ１駆動器７６から線Ｙ２に負に向かうパルスＶｙ２
が印加され、ビツト／センス線Ｂ／Ｓ３は一定電圧十Ｖ
ｂに保たれる。
これによりビツト／センス線Ｂ／Ｓ３に接続されたコン
デンサ７０に電荷が貯蔵される。基板セグメント４８と
関連するメモリ・セルを禁止するため、線Ｙ１はアース
電位に保たれ、セグメント４８のベース−コレクタ接合
を逆バイアス状態に保つ。ビツト／センス線Ｂ／Ｓ３に
接続▲れたコンデンサ７０に゛Ｏ”を書込む場合、ビツ
ト／センス線Ｂ／Ｓ３は０にされ、他の線Ｗ／Ｌ，Ｙｌ
，Ｙ２は同じ電圧振幅にされる。ビツト／センス線Ｂ／
Ｓ３に接続された記憶用コンデンサ７０から情報を読出
す場合は、ワード線Ｗ／Ｌに再び正に向かラ電圧パルス
Ｖｗが印加され、線Ｙ２に負に向かう電圧パルスＹ２が
印加され、線Ｙ１の電圧はアース電位に保たれる。コン
デンサ７０にピット１゛″の情報が記憶されていればビ
ツト／センス線Ｂ／Ｓ３の電圧が上昇し、ピット０″″
の情報力硝圃意されていればビツト／センス線Ｂ／Ｓ３
の電圧が下降する。差電圧ΔＶはセンス噌幅器によつて
容易に検出できる。基板セグメント５０の他のコンデン
サ７０Ｖｃついて書込み、読出しを行なう場合は、適当
なビツト／センス線Ｂ／Ｓｌ，Ｂ／Ｓ２、又はＢ／Ｓ４
を選択すると共にＷ／Ｌ及びＹ２へ同じ電圧を印加すれ
ばよい。基板セグメント４８のコンデンサ７０について
書込み、読出しを行なう場合は、線Ｙ２を０Ｖに保つて
基板セグメント５０を禁止すると共に線Ｙ１に負に向か
う電圧Ｖｙｌを印加することを除けば、同様に電圧を印
加すればよい。
電圧Ｖｗ，Ｖｙｌ，Ｖｙ２，Ｖｂに対する典型的な，駆
動電圧範囲は夫々−１．５〜Ｏ、−０．８〜０、−０．
８〜０Ｖ、０〜＋１．０Ｖである。例示したメモリでは
、分離された２つの基板セグメント４８，５０によつて
夫々特定される第１と第２の複数ビツト又はワードが用
いられたが、付加的なビツト又はワードを設けることも
できる。
本発明によれば、非常に高密度で且つ高速動作するメモ
リが得られる。第１図一第６図のトランジスタ構造体の
製造に関連して既に述べたように、本発明の実施例では
自己安定化するあるいは自己酸化するポリシリコン層が
用いられたが、他の自己安定化する材料例えばアルミニ
ウム、タンタル、ジルコニウム、あるいはニオブのよう
な自己陽極酸化可能な金属、又はケイ化金属も使用しう
る。
また、第１のポリシリコン層はＰ形のものであればホウ
素以外の不純物をドープされてもよく、第２のポリシリ
コン層はヒ素に代えてリン又は他のＮ形ドーパントをド
ープされてもよい。勿論、Ｐ形半導体基板の代わりにＮ
形基板が用いられたときは、よく知られているように不
純物は逆の形にＡれる。第７図一第１２図ではメモリの
例が示されたが、本発明は勿論構造体例えば１２Ｌ技術
を用いる構造体にも容易に利用できる。
【図面の簡単な説明】
第１図、第２図、第３図、第４図及び第５図は本発明に
従つてバイポーラ・トランジスタ構造体を製造するとき
の種々の製造段階における断面図、第６図は本発明によ
るトランジスタ構造体の平面図、第７図は本発明のトラ
ンジスタ構造体を利用したメモリの平面図、第８図は第
７図の線８−８で得られる断面図、第９図は第７図の線
９−９で得られる断面図、第１０図は第７図の線１０−
１０で得られる断面図、第１１図は本発明を利用したメ
モリの例示回路構成図、並びに第１２図は第１１図のメ
モリの動作波形を示す図でろる。 １０・・・・・・半導体基板、１２・・・・・・酸化物
分離領域、１４・・・・・・二酸化シリコン層、１６・
・・・・・窒化シリコン層、２２・・・・・・コレクタ
領域、２９・・・・・・ベース領域、３０・・・・・・
第１のポリシリコン層、３１・・・・・・ベース・コン
タクト、３２・・・・・・ポリシリコン酸化物層、３４
（３５，３７）・・・・・・第２のポリシリコン層、３
６・・・・・・窒化シリコン層、３３・・・・・・エミ
ツタ領域。

Claims (1)

    【特許請求の範囲】
  1. １ 所与の導電形の半導体基板の予想領域を分離し、上
    記所与の導電形と反対導電形のコレクタを、その少なく
    とも一部が基板表面から間隔をあけて設けられその間隔
    の基板領域によつてベースが定められるように上記予定
    領域の基板に形成し、上記予定領域の第１の基板表面部
    に上記所与の導電形の不純物をドープされた第１の導電
    層を形成し、上記第１の導電層の外面に絶縁層を形成し
    、上記ベースにそれよりも高濃度のベース・コンタクト
    を形成するように上記第１の導電層から上記ベースに上
    記所与の導電形の不純物を与え、上記絶縁層及び上記第
    １の基板表面部に隣接する第２の基板表面部の上に上記
    所与の導電形と反対導電形の不純物をドープされた第２
    の導電層を形成し、上記絶縁層の厚さ以内の間隔で上記
    ベース・コンタクトから分離されたエミッタを上記ベー
    スに形成するように上記第２の導電層から上記ベースに
    上記反対導電形の不純物を与える、トランジスタ構造体
    の製造方法。
JP53126956A 1977-12-22 1978-10-17 トランジスタ構造体の製造方法 Expired JPS5940299B2 (ja)

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