JPS61147324A - クロツク制御回路 - Google Patents
クロツク制御回路Info
- Publication number
- JPS61147324A JPS61147324A JP59269790A JP26979084A JPS61147324A JP S61147324 A JPS61147324 A JP S61147324A JP 59269790 A JP59269790 A JP 59269790A JP 26979084 A JP26979084 A JP 26979084A JP S61147324 A JPS61147324 A JP S61147324A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- oscillation
- circuit
- oscillation circuit
- speed clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｃ−ＭＯ８構成のマイクロコンピュータを動
作させるクロックを切り換えるクロック制御回路に関す
るものである。
作させるクロックを切り換えるクロック制御回路に関す
るものである。
従来の技術
Ｃ−ＭＯ８構成のマイクロコンピュータでは、消費電力
を低減するために必要でない時は通常使用している高速
クロックの発振を停止し、より周波数の低い低速クロッ
クに切り換えるということがよく行なわれる。
を低減するために必要でない時は通常使用している高速
クロックの発振を停止し、より周波数の低い低速クロッ
クに切り換えるということがよく行なわれる。
従来のクロック制御回路では、第２図に示すように、１
本のクロック切換信号６によって高速クロックを生成す
る発振回路１と、高速クロック１３と低速クロック２２
を選択的に出力するクロ１．り切換回路３０両方を制御
している。この場合クロック切換信号６が高速クロック
から低速クロックへの切り換えを指示４退と、発振回路
１は発振を停止し、クロック切換回路３は低速クロック
２２を選択して出力する。クロック切換信号６が低速ク
ロックから高速クロックへの切り換えを指示すると、発
振回路１は発振を開始し、クロック切換回路３は高速ク
ロック１３を選択して出力する（例えば、特開昭６８−
１０７９３０号公報）。
本のクロック切換信号６によって高速クロックを生成す
る発振回路１と、高速クロック１３と低速クロック２２
を選択的に出力するクロ１．り切換回路３０両方を制御
している。この場合クロック切換信号６が高速クロック
から低速クロックへの切り換えを指示４退と、発振回路
１は発振を停止し、クロック切換回路３は低速クロック
２２を選択して出力する。クロック切換信号６が低速ク
ロックから高速クロックへの切り換えを指示すると、発
振回路１は発振を開始し、クロック切換回路３は高速ク
ロック１３を選択して出力する（例えば、特開昭６８−
１０７９３０号公報）。
発明が解決しようとする問題点
このような従来の回路では、低速クロックから高速クロ
ックに切り換える時に、高速クロックを生成する発振回
路が発振の開始を指示されてから、クロック切換回路が
高速クロックを選択して出力するまでの時間は一定以下
である。ところが、発振回路は接続される発振子の持つ
特性によって、発振の開始を指示されてから安定な発振
をするまでに一定の時間を必要とする。したがって、発
振回路に発振の開始を指示してからクロック切換回路か
高速クロックを選択して出力するまでの間に。
ックに切り換える時に、高速クロックを生成する発振回
路が発振の開始を指示されてから、クロック切換回路が
高速クロックを選択して出力するまでの時間は一定以下
である。ところが、発振回路は接続される発振子の持つ
特性によって、発振の開始を指示されてから安定な発振
をするまでに一定の時間を必要とする。したがって、発
振回路に発振の開始を指示してからクロック切換回路か
高速クロックを選択して出力するまでの間に。
発振回路が安定な発振をしていないと、クロック切換回
路から不安定なりロックが出力され、マイクロコンピュ
ータが誤動作をする可能性がある。
路から不安定なりロックが出力され、マイクロコンピュ
ータが誤動作をする可能性がある。
問題点を解決するための手段
本発明は上記問題点を解決するため、高速クロックを生
成する第１の発振回路と低速クロックを生成する第２の
発振回路の両方を発振させ、高速クロックを選択して出
力する第１の状態と、第１の発振回路と第２の発振回路
の両方を発振させ、低速クロックを選択して出力する第
２の状態と、第１の発振回路を停止させ第２の発振回路
を発振させ、低速クロックを選択して出力する第３の状
態を切り換える制御信号を生成する回路を備えて、高速
クロックと低速クロックの切り換えを行なうものである
。
成する第１の発振回路と低速クロックを生成する第２の
発振回路の両方を発振させ、高速クロックを選択して出
力する第１の状態と、第１の発振回路と第２の発振回路
の両方を発振させ、低速クロックを選択して出力する第
２の状態と、第１の発振回路を停止させ第２の発振回路
を発振させ、低速クロックを選択して出力する第３の状
態を切り換える制御信号を生成する回路を備えて、高速
クロックと低速クロックの切り換えを行なうものである
。
作 用
本発明は上記した回路によって、低速クロックから高速
クロックに切り換える時は、高速クロックを生成する第
１の発振回路が停止し、低速クロックを生成する第２の
発振回路が発振し、低速クロックが選択されて出力され
ている上記第３の状態から、まず第１の発振回路に発振
を開始する信号を与えて上記第２の状態にし、第１の発
振回路の発振が安定してからクロック切換回路に高速ク
ロックを選択する信号を与えて上記第１の状態にするこ
とによって、常に安定なりロックを出力した状態で低速
クロックから高速クロックへの切り換えを行なうことが
できる。
クロックに切り換える時は、高速クロックを生成する第
１の発振回路が停止し、低速クロックを生成する第２の
発振回路が発振し、低速クロックが選択されて出力され
ている上記第３の状態から、まず第１の発振回路に発振
を開始する信号を与えて上記第２の状態にし、第１の発
振回路の発振が安定してからクロック切換回路に高速ク
ロックを選択する信号を与えて上記第１の状態にするこ
とによって、常に安定なりロックを出力した状態で低速
クロックから高速クロックへの切り換えを行なうことが
できる。
実施例
第１図は本発明のクロック制御回路の一実施例第１の発
振子１１を接続することによって高速クロック１３を生
成し、発振制御信号１２が１の時は発振し、００時は停
止する。２は第２の発振回路であって第１の発振子１１
より低い発振周波数を持つ第２の発振子２１を接続する
ことによって低速クロック２２を生成する。３はクロッ
ク切換回路であり、クロック切換信号３１が１の時は高
速クロック１３をシステムクロック３２に出力し、０の
時は低速クロｙり２２をシステムクロック３２に出力す
る。４は本実施例のマイクロコンピュータのデータバス
の１ビツトであるＤＢ１信号４１を書込信号４２によっ
てラッチするフリップ７０ツブであってその出力がクロ
ック選択信号３１になる。５は同じくデータバスの１ビ
ツトであるＤＢＯ信号６１を書込信号４２によってラッ
チするフリップフロップであり、その出力が発振制御信
号１２になる。
振子１１を接続することによって高速クロック１３を生
成し、発振制御信号１２が１の時は発振し、００時は停
止する。２は第２の発振回路であって第１の発振子１１
より低い発振周波数を持つ第２の発振子２１を接続する
ことによって低速クロック２２を生成する。３はクロッ
ク切換回路であり、クロック切換信号３１が１の時は高
速クロック１３をシステムクロック３２に出力し、０の
時は低速クロｙり２２をシステムクロック３２に出力す
る。４は本実施例のマイクロコンピュータのデータバス
の１ビツトであるＤＢ１信号４１を書込信号４２によっ
てラッチするフリップ７０ツブであってその出力がクロ
ック選択信号３１になる。５は同じくデータバスの１ビ
ツトであるＤＢＯ信号６１を書込信号４２によってラッ
チするフリップフロップであり、その出力が発振制御信
号１２になる。
以下に本実施例の高速クロックと低速クロックを切り振
える時の動作について説明する。
える時の動作について説明する。
クロック選択信号３１と発振制御信号１２が共に１の時
は第１の発振回路は発撮し、システムクロック３２には
高速クロック１３が出力されている。ここでフリップフ
ロップ４とフリップフロップ５の両方にＯを書き込むと
、クロック選択信号３１と発振制御信号１２は共に０と
なり、第１の発振回路１は発振を停止し、クロック切換
回路は低速クロック２２を選択し、システムクロック３
２は高速クロックから低速クロックに切り換わる。
は第１の発振回路は発撮し、システムクロック３２には
高速クロック１３が出力されている。ここでフリップフ
ロップ４とフリップフロップ５の両方にＯを書き込むと
、クロック選択信号３１と発振制御信号１２は共に０と
なり、第１の発振回路１は発振を停止し、クロック切換
回路は低速クロック２２を選択し、システムクロック３
２は高速クロックから低速クロックに切り換わる。
低速クロックから高速クロックにシステムクロ発振制御
信号１２は１となり第１の発振回路は発振を開始する。
信号１２は１となり第１の発振回路は発振を開始する。
ここで第１の発振回路が安定な発振をするまでに必要な
時間が経過した後、今度はフリップフロップ４に１を書
き込むと、クロック切換回路３は安定な高速クロックを
選択し、システムクロック３２は常に安定なりロックを
出力する状態で高速クロックから低速クロックに切り換
わる。尚この場合にはフリップフロップ６に１を書き込
んでからフリップフロップ４に１を書き込む間に一定の
時間を必要とするが、通常マイクロコンピュータでは、
ある処理を行なってから一定の時間が経過してから次の
処理を行なうという動作は容易であり、かつその時間の
長さも任意に決定することができ、第１の発振回路に接
続する発振子の持つ特性に合わせてフリップフロップ６
に１を書き込んでから７リツプフロツプ４に１を書き込
むまでの時間を任意に設定することができる。
時間が経過した後、今度はフリップフロップ４に１を書
き込むと、クロック切換回路３は安定な高速クロックを
選択し、システムクロック３２は常に安定なりロックを
出力する状態で高速クロックから低速クロックに切り換
わる。尚この場合にはフリップフロップ６に１を書き込
んでからフリップフロップ４に１を書き込む間に一定の
時間を必要とするが、通常マイクロコンピュータでは、
ある処理を行なってから一定の時間が経過してから次の
処理を行なうという動作は容易であり、かつその時間の
長さも任意に決定することができ、第１の発振回路に接
続する発振子の持つ特性に合わせてフリップフロップ６
に１を書き込んでから７リツプフロツプ４に１を書き込
むまでの時間を任意に設定することができる。
発明の効果
以上述べてきたように、本発明によれば、発振子の持つ
特性に依存することなくマイクロコンピュータの動作ク
ロックを低速から高速に誤動作を生ずることなく切り換
えることができ、実用的にきわめて有用である。
特性に依存することなくマイクロコンピュータの動作ク
ロックを低速から高速に誤動作を生ずることなく切り換
えることができ、実用的にきわめて有用である。
第１図は本発明におけるクロック制御回路を示すブロッ
ク図、第２図は従来のクロック制御回路を示すブロック
図である。 １．２・・・・・・発振回路、３・・・・・・クロック
切換回路、１３・・・・・・高速クロック、２２・・・
・・・低速クロック、３１・・・・・・クロック選択信
号、１２・・・・・・発振制御信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ク図、第２図は従来のクロック制御回路を示すブロック
図である。 １．２・・・・・・発振回路、３・・・・・・クロック
切換回路、１３・・・・・・高速クロック、２２・・・
・・・低速クロック、３１・・・・・・クロック選択信
号、１２・・・・・・発振制御信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- クロックを生成する第１の発振回路と、第１の発振回路
より周波数の低いクロックを生成する第２の発振回路と
、前記第１の発振回路で生成されたクロックと前記第２
の発振回路で生成されたクロックを選択的に出力するク
ロック切換回路と、前記第１の発振回路と前記第２の発
振回路の両方を発振させ、前記第１の発振回路の生成す
るクロックを出力する第１の状態と、前記第１の発振回
路と前記第２の発振回路の両方を発振させ、前記第２の
発振回路の生成するクロックを出力する第２の状態と、
前記第１の発振回路を停止させ前記第２の発振回路を発
振させ、前記第２の発振回路の生成するクロックを出力
する第３の状態の３つの状態になるよう前記第１、第２
の発振回路と前記クロック切換回路を制御する動作状態
制御回路を備えたクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269790A JPS61147324A (ja) | 1984-12-20 | 1984-12-20 | クロツク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269790A JPS61147324A (ja) | 1984-12-20 | 1984-12-20 | クロツク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147324A true JPS61147324A (ja) | 1986-07-05 |
Family
ID=17477192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269790A Pending JPS61147324A (ja) | 1984-12-20 | 1984-12-20 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147324A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358524A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | 携帯可能電子装置 |
| EP0840195A2 (en) * | 1996-11-04 | 1998-05-06 | Texas Instruments Inc. | An apparatus and method for sequencing clocks in a data processing system |
| US7293185B2 (en) | 2003-07-22 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Clock control circuit and clock control method that switchingly supplies a high-speed clock and a low-speed clock |
| WO2011145198A1 (ja) * | 2010-05-20 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | データプロセッサ及び電子制御ユニット |
-
1984
- 1984-12-20 JP JP59269790A patent/JPS61147324A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358524A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | 携帯可能電子装置 |
| EP0840195A2 (en) * | 1996-11-04 | 1998-05-06 | Texas Instruments Inc. | An apparatus and method for sequencing clocks in a data processing system |
| EP0840195A3 (en) * | 1996-11-04 | 1998-05-13 | Texas Instruments Inc. | An apparatus and method for sequencing clocks in a data processing system |
| US7293185B2 (en) | 2003-07-22 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Clock control circuit and clock control method that switchingly supplies a high-speed clock and a low-speed clock |
| WO2011145198A1 (ja) * | 2010-05-20 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | データプロセッサ及び電子制御ユニット |
| JPWO2011145198A1 (ja) * | 2010-05-20 | 2013-07-22 | ルネサスエレクトロニクス株式会社 | データプロセッサ及び電子制御ユニット |
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