JPH01209754A - データ/制御信号識別回路 - Google Patents
データ/制御信号識別回路Info
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- JPH01209754A JPH01209754A JP63034020A JP3402088A JPH01209754A JP H01209754 A JPH01209754 A JP H01209754A JP 63034020 A JP63034020 A JP 63034020A JP 3402088 A JP3402088 A JP 3402088A JP H01209754 A JPH01209754 A JP H01209754A
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- 230000003111 delayed effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
LSI等の外部ビン数を減らすことの可能な制御回路に
関し、 外部ピンをデータ信号と制御信号とで共用することによ
り、外部ピン数の削減を図り、集積回路の小型化を実現
することを目的とし、 外部入力端子から入力するディジタル入力信号の論理の
変化回数を所定周期毎に計数する変化回数計数手段と、
該手段による計数結果を所定の閾値と比較することによ
り、前記外部入力端子から入力するディジタル入力信号
がデータ信号であるか制御信号であるかを前記所定周期
毎に判定し、該判定結果を示すデータ/制御信号識別信
号を出力する比較手段とを有するように構成する。
関し、 外部ピンをデータ信号と制御信号とで共用することによ
り、外部ピン数の削減を図り、集積回路の小型化を実現
することを目的とし、 外部入力端子から入力するディジタル入力信号の論理の
変化回数を所定周期毎に計数する変化回数計数手段と、
該手段による計数結果を所定の閾値と比較することによ
り、前記外部入力端子から入力するディジタル入力信号
がデータ信号であるか制御信号であるかを前記所定周期
毎に判定し、該判定結果を示すデータ/制御信号識別信
号を出力する比較手段とを有するように構成する。
また、上記構成に加え、前記比較手段からのデータ/制
御信号識別信号に従って、前記外部入力端子とは異なる
外部端子をデータ信号の入力廿しくは出力用の端子又は
制a信号の入力若しくは出力用の端子として選択的に切
り替える切替手段を有するように構成する。
御信号識別信号に従って、前記外部入力端子とは異なる
外部端子をデータ信号の入力廿しくは出力用の端子又は
制a信号の入力若しくは出力用の端子として選択的に切
り替える切替手段を有するように構成する。
CyrL業上の利用分野)
本発明は、LSI等の外部ピン数を減らすことの可能な
制御回路に関する。
制御回路に関する。
(従来の技術)
gA稍回路技術の発達によって、論理LSI等の実装密
度は増々高密度になりつつあり、その小型化が進んでい
る。そして、LSIの実装面積を小さくするにあたって
、LSIの内部回路とその外部回路とをtUIするため
の外部ピンの占有面積が無視できなくなってきており、
いかにして外部ピン数の少ないLSIを作るかが、LS
Iの小型化を実現するために必要である。
度は増々高密度になりつつあり、その小型化が進んでい
る。そして、LSIの実装面積を小さくするにあたって
、LSIの内部回路とその外部回路とをtUIするため
の外部ピンの占有面積が無視できなくなってきており、
いかにして外部ピン数の少ないLSIを作るかが、LS
Iの小型化を実現するために必要である。
従来は、1つの外部ピンはデータ信号又は制御信号のど
ちらか一方の入出力用に用いられていた。
ちらか一方の入出力用に用いられていた。
〔発明が解決しようとする課題〕
しかし、従来のように、1つの外部ピンにデータ信号又
は制御信号の入出力用のどちらか一方のi能しか持たせ
られないと、LSIに多くの機能を持た・きようとした
場合におのずと外部ピン数を増やさざるを得ず、外部ピ
ン数が少なく、かつ、多くの機能をもった汎用的かつ小
型のLSIを製造することが困難であるという問題点を
有していた。
は制御信号の入出力用のどちらか一方のi能しか持たせ
られないと、LSIに多くの機能を持た・きようとした
場合におのずと外部ピン数を増やさざるを得ず、外部ピ
ン数が少なく、かつ、多くの機能をもった汎用的かつ小
型のLSIを製造することが困難であるという問題点を
有していた。
本発明は、外部ピンをデータ信号と制御信号とで共用す
ることにより、外部ピン数の削減を図り、集積回路の小
型化を実現することを目的とする。
ることにより、外部ピン数の削減を図り、集積回路の小
型化を実現することを目的とする。
第1図(a)、 (blは本発明のブロック図である。
まず、同図(a)において、外部入力端子lには特には
図示しない内部回路が接続されるほか、同端子1から入
力するディジタル入力信号4の論理の変化回数を所定周
期T毎に計数する変化回数計数手段2が接続される。該
手段2は、例えば所定の基準クロックに従って、ディジ
タル入力信号をlり彎ツク分遅延させるD−フリップフ
ロツブと、その出力と現在のディジタル入力信号とを2
つの入力とするイクスクルーシプオア回路と、その出力
を計数入力とし、前記所定周期T毎にリセットされるカ
ウンタとによって実現される。
図示しない内部回路が接続されるほか、同端子1から入
力するディジタル入力信号4の論理の変化回数を所定周
期T毎に計数する変化回数計数手段2が接続される。該
手段2は、例えば所定の基準クロックに従って、ディジ
タル入力信号をlり彎ツク分遅延させるD−フリップフ
ロツブと、その出力と現在のディジタル入力信号とを2
つの入力とするイクスクルーシプオア回路と、その出力
を計数入力とし、前記所定周期T毎にリセットされるカ
ウンタとによって実現される。
次に、変化回数計数手段2の計数結果は比較手段3に入
力し、ここで前記計数結果が所定の闇値より大きいか小
さいかが比較されることにより、外部入力端子1から入
力するディジタル入力信号4が、データ信号であるか制
御信号であるかが前記所定周期T毎に判定され、データ
/制御信号し1別信号5として出力される。この比較器
rIt3は、例えば前記カウンタの出力値を所定周期T
毎に所定値と比較する比較器によって実現される。
力し、ここで前記計数結果が所定の闇値より大きいか小
さいかが比較されることにより、外部入力端子1から入
力するディジタル入力信号4が、データ信号であるか制
御信号であるかが前記所定周期T毎に判定され、データ
/制御信号し1別信号5として出力される。この比較器
rIt3は、例えば前記カウンタの出力値を所定周期T
毎に所定値と比較する比較器によって実現される。
また、第1ffl(b)の手段は、第1図(8)の構成
と対のものとして構成され、外部入力端子lとは異なる
外部端子6に、前記第1図(a)の比較手段3から出力
されるデータ/制御信号識別信号5に従って、同端子6
をデータ信号8の入出力用の端子、又は制御信号9の入
出力用の端子として選択的に切り替える切替手段7が接
続される。同手段7は、例えばゲート回路によって実現
される。
と対のものとして構成され、外部入力端子lとは異なる
外部端子6に、前記第1図(a)の比較手段3から出力
されるデータ/制御信号識別信号5に従って、同端子6
をデータ信号8の入出力用の端子、又は制御信号9の入
出力用の端子として選択的に切り替える切替手段7が接
続される。同手段7は、例えばゲート回路によって実現
される。
以上の構成において、まず、第1図(a)では、外部入
力端子1から入力するディジタル入力信号4が、データ
信号であるか制御信号であるかが、その論理の変化の度
合を計測することにより判定され、その判定結果がデー
タ/制御信号識別信号5として集積回路の内部回路に取
り込まれる。従って、内部回路においてはこの信号によ
って外部入力端子1から入力するディジクル人力ta”
)4を、データ信号処理用の回路、又は制御信号処理用
の回路に振り分けることができ、外部入力端子1をデー
タ信号入力用、制御信号入力用に共用することができ、
外部入力端子数を減らすことができる。
力端子1から入力するディジタル入力信号4が、データ
信号であるか制御信号であるかが、その論理の変化の度
合を計測することにより判定され、その判定結果がデー
タ/制御信号識別信号5として集積回路の内部回路に取
り込まれる。従って、内部回路においてはこの信号によ
って外部入力端子1から入力するディジクル人力ta”
)4を、データ信号処理用の回路、又は制御信号処理用
の回路に振り分けることができ、外部入力端子1をデー
タ信号入力用、制御信号入力用に共用することができ、
外部入力端子数を減らすことができる。
また、第1図(b)では、第1図(a)の構成における
データ/制御信号識別信号5を用いて、他の外部端子6
をデータ信号8の入出力用、又は制御信号9の入出力用
に切り替えることができ、これに4−っ゛ども外部端子
数を減らすことができる。
データ/制御信号識別信号5を用いて、他の外部端子6
をデータ信号8の入出力用、又は制御信号9の入出力用
に切り替えることができ、これに4−っ゛ども外部端子
数を減らすことができる。
以下、本発明の実施例につき詳細に説明を行う。
第2図は、本発明の実施例の構成図である0本実施例に
おい°ζは、LSIの外部入力ピンIN#l〜IN#n
をデータ信号と制御信号兼用とし、その識別をLSI内
部に設けられ各外部入力ピンIN#1−IN#nに接続
されるデータ/制御信号識別回路10(#1〜#n)に
よって行う。
おい°ζは、LSIの外部入力ピンIN#l〜IN#n
をデータ信号と制御信号兼用とし、その識別をLSI内
部に設けられ各外部入力ピンIN#1−IN#nに接続
されるデータ/制御信号識別回路10(#1〜#n)に
よって行う。
第2図の外部入力ピンIN#1に接続されるデータ/制
御信号識別回路10(#1)において、Dフリップフロ
ップ(D−FF、以下同じ)12は、外部クロックピン
CLOCKから入力する基準クロックCLKIに従って
、入力端子りに外部入力ピンIN#1から入力する入力
信号を1クロック分遅延させ、出力幅子Qから出力する
。
御信号識別回路10(#1)において、Dフリップフロ
ップ(D−FF、以下同じ)12は、外部クロックピン
CLOCKから入力する基準クロックCLKIに従って
、入力端子りに外部入力ピンIN#1から入力する入力
信号を1クロック分遅延させ、出力幅子Qから出力する
。
上記出力と外部入力ピンIN#1からの入力信号は、イ
クスクルーシプオア回路13に入力し、同回路13の出
力16は基準クロックCLK1に同期して動作するカウ
ンタ14の計数入力端子ENに入力し、カウントアンプ
を行う、また、カウンタ14は、基準クロックCLK1
を分周回路11で分周した分局クロックCL 1(2に
よってリセットされる。
クスクルーシプオア回路13に入力し、同回路13の出
力16は基準クロックCLK1に同期して動作するカウ
ンタ14の計数入力端子ENに入力し、カウントアンプ
を行う、また、カウンタ14は、基準クロックCLK1
を分周回路11で分周した分局クロックCL 1(2に
よってリセットされる。
カウンタ14の計数出力17は比較器15に入力し、こ
こで予め設定された比較値と分周クロックCLK2の変
化タイミングで比較され、該比較値より大きい場合には
次の分周クロックCLK2の変化タイミングまで論理「
1」のDATA10UT#1信号を出力し、逆に比較値
より小さい場合には同じく論理「0」を出力する。
こで予め設定された比較値と分周クロックCLK2の変
化タイミングで比較され、該比較値より大きい場合には
次の分周クロックCLK2の変化タイミングまで論理「
1」のDATA10UT#1信号を出力し、逆に比較値
より小さい場合には同じく論理「0」を出力する。
以上の構成は、他の外部入力ピンlN92〜■Nunに
接続されるデータ/制御信号識別回路10 (#2〜#
n)においても全く同様である。
接続されるデータ/制御信号識別回路10 (#2〜#
n)においても全く同様である。
次に、上記実施例の動作について説明を行う。
イクスクルーシブオア回路13には、D−FFI2の出
力端子Qからの1クロツク前の入力信号と現在の入力信
号とが入力しており、それらの論理に変化が生じて一致
しなくなった時に、その出力16は論理「1」となる。
力端子Qからの1クロツク前の入力信号と現在の入力信
号とが入力しており、それらの論理に変化が生じて一致
しなくなった時に、その出力16は論理「1」となる。
従っ°ζ、カウンタ14は、入力信号が変化する毎にカ
ウントアンプし、その計数出力17として出力される分
周クロックCLK2で定まる期間内の入力信号の変化回
数値が、比較器15で比較される。
ウントアンプし、その計数出力17として出力される分
周クロックCLK2で定まる期間内の入力信号の変化回
数値が、比較器15で比較される。
即ち、本実施例では外部入力ピンIN#1から入力する
入力信号がデータ信号の場合には、分周クロックCLK
2で定まる期間内に所定回数以上変化し、制御信号の場
合には所定回数以上変化しないという前提のもとに、外
部入力ピンIN#1から入力する入力信号がデータ信号
か制御信号かを識別判定することができ、その判定結果
をDATA10UT#1として出力できる。
入力信号がデータ信号の場合には、分周クロックCLK
2で定まる期間内に所定回数以上変化し、制御信号の場
合には所定回数以上変化しないという前提のもとに、外
部入力ピンIN#1から入力する入力信号がデータ信号
か制御信号かを識別判定することができ、その判定結果
をDATA10UT#1として出力できる。
従って、LSIの特には図示しない内部回路は、上記り
へTへ10UT#1信号の論理に基づいて、外部入力ピ
ンIN#1をデータ信号処理用の回路と制御信号処理用
の回路に振り分けることができる。
へTへ10UT#1信号の論理に基づいて、外部入力ピ
ンIN#1をデータ信号処理用の回路と制御信号処理用
の回路に振り分けることができる。
上記動作は、各外部入力ピンIN#1〜IN#n毎に独
立して行えるため、各外部入力ピンIN#1〜IN#n
をデータ信号と制御信号の入力用に兼用させることがて
きる。
立して行えるため、各外部入力ピンIN#1〜IN#n
をデータ信号と制御信号の入力用に兼用させることがて
きる。
次に、第3図は本発明の他の実施例の構成図である。こ
の実施例は、第2図の実施例とペアで使用することを前
提としており、LSIにおける出力用の外部出力ピンO
UT#iを、第2図のいずれかのデータ/制御信号識別
回路10(#1)の出力であるDへTへ10UT#i信
号によって、データ信号20の出力用又は制御信号21
の入力用に切り替えることができる。
の実施例は、第2図の実施例とペアで使用することを前
提としており、LSIにおける出力用の外部出力ピンO
UT#iを、第2図のいずれかのデータ/制御信号識別
回路10(#1)の出力であるDへTへ10UT#i信
号によって、データ信号20の出力用又は制御信号21
の入力用に切り替えることができる。
第3図において、D A T A / OU T #
i信号が論理「1」、即ち、第2図の対応する外部入力
ピンIN#1 (IN91〜IN#nのいずれか)が
データ信号入力モードの場合には、正論理で制御される
バッファ1Bがオンとなり、外部出力ピンou’rai
はデータ信号20の出力モードとなる。
i信号が論理「1」、即ち、第2図の対応する外部入力
ピンIN#1 (IN91〜IN#nのいずれか)が
データ信号入力モードの場合には、正論理で制御される
バッファ1Bがオンとなり、外部出力ピンou’rai
はデータ信号20の出力モードとなる。
逆に、DATA10UT#i信号が論理rOJ、すなわ
ち第2図の対応する外部入力ピンIN#iが制御信号入
力モードの場合には、負論理で制御されるバッファ19
がオンとなり、外部出力ピン0υT#1は制御信号21
の入力モードとなる。
ち第2図の対応する外部入力ピンIN#iが制御信号入
力モードの場合には、負論理で制御されるバッファ19
がオンとなり、外部出力ピン0υT#1は制御信号21
の入力モードとなる。
次に、第4図は第2図と第3図の実施例を用いて、nビ
ットの可変シフトレジスタのwA能を実現できる1Gピ
ン構成のLSI22のビン配置図である。
ットの可変シフトレジスタのwA能を実現できる1Gピ
ン構成のLSI22のビン配置図である。
?!!源ピンVは、LSI22に電源を供給する端子で
あり、外部クロックピンCLOCK#1は、LSI22
内の16ビントの可変シフトレジスタ回路(後述する)
に基準クロックを供給する端子である。
あり、外部クロックピンCLOCK#1は、LSI22
内の16ビントの可変シフトレジスタ回路(後述する)
に基準クロックを供給する端子である。
外部入力ピンDへTへ#1及び外部出力ピンDATAO
UT#1は、データの入出力専用の端子である。
UT#1は、データの入出力専用の端子である。
外部入力ピンIN#1.IN#2は、第2図の実施例で
示したt51fmを有し、データ信号の入力用と制御信
号の入力用に兼用できる。
示したt51fmを有し、データ信号の入力用と制御信
号の入力用に兼用できる。
外部出力ピンOUT#1、OUT#2は、第3図の実施
例で示したi能を有し、データ信号の出力用と制御信号
の入力用に兼用できる。
例で示したi能を有し、データ信号の出力用と制御信号
の入力用に兼用できる。
上記各外部ピン群23(第4図)によって、16ビツト
の可変シフトレジスタが実現できる。
の可変シフトレジスタが実現できる。
次に、外部クロックピンCLOCK#2は前記CL O
CK # 1に対応し、外部入力ピンDATA#2及び
外部出力ピンDATAOUT#2は、各々前記DATA
#1及びDATAOUT#1に対応し、外部入力ピンI
N#3、IN#4は、各々前記IN#1、IN#2に対
応し、更に外部比カビ10UT#3、OUT#4は、各
々前記OUT#1、OUT#2に対応する。これらの外
部ピン群24によって、前記外部ピン群23と全(同様
に独立した16ビントの可変シフトレジスフが実現でき
る。
CK # 1に対応し、外部入力ピンDATA#2及び
外部出力ピンDATAOUT#2は、各々前記DATA
#1及びDATAOUT#1に対応し、外部入力ピンI
N#3、IN#4は、各々前記IN#1、IN#2に対
応し、更に外部比カビ10UT#3、OUT#4は、各
々前記OUT#1、OUT#2に対応する。これらの外
部ピン群24によって、前記外部ピン群23と全(同様
に独立した16ビントの可変シフトレジスフが実現でき
る。
従って、上記外部ピン群23と24の入出力を接続し、
基準クロックビンCLOCK#1.#2に同一の基準ク
ロックを供給することにより、32ビツトの可変シフト
レジスタが実現できる。
基準クロックビンCLOCK#1.#2に同一の基準ク
ロックを供給することにより、32ビツトの可変シフト
レジスタが実現できる。
次に、第5図は、第4図のLSI22の外部ピン群23
に対応する16ビント可変シフトレジスタの内部uv&
構成を示した図である0本実施例では、#1〜#16の
16段のD−FF25を有し、これ此よって16ビツト
の可変シフトレジスタを構成している。
に対応する16ビント可変シフトレジスタの内部uv&
構成を示した図である0本実施例では、#1〜#16の
16段のD−FF25を有し、これ此よって16ビツト
の可変シフトレジスタを構成している。
同図において、外部入力ピンIN#1.IN#2には、
破線26で示すように、第2図の実施例と同じ回路かに
1i続され、各データ/制御信号識別回路10 (#1
.#2)により、各外部入力ピンIN#1,1N#2か
らデータ信号が入力しているか制御信号が入力しいるか
を外部クロックピンCLOCK#1 (第2図の外部ク
ロックピンCLOCKと同じ)から入力する基準クロ7
りCLKlを分周回路11で分周した分周クロックCL
K2の時間間隔で識別し°ζおり、その判定結果をD
ATA/C0NT#1.#2信号として各々出力してい
る。
破線26で示すように、第2図の実施例と同じ回路かに
1i続され、各データ/制御信号識別回路10 (#1
.#2)により、各外部入力ピンIN#1,1N#2か
らデータ信号が入力しているか制御信号が入力しいるか
を外部クロックピンCLOCK#1 (第2図の外部ク
ロックピンCLOCKと同じ)から入力する基準クロ7
りCLKlを分周回路11で分周した分周クロックCL
K2の時間間隔で識別し°ζおり、その判定結果をD
ATA/C0NT#1.#2信号として各々出力してい
る。
また、外部比カビ:10UT#1.OUT#2には、破
線27及び28で示ずにうに、第3図の実施例と同じ回
路が接続され、前記DAT人/C0NT#1又は#2信
号によりデータ信号出力用バッファ18(#1又は#2
)又は制御信号入力用バッファ19(#1又は#2)の
いずれかがオンになる。
線27及び28で示ずにうに、第3図の実施例と同じ回
路が接続され、前記DAT人/C0NT#1又は#2信
号によりデータ信号出力用バッファ18(#1又は#2
)又は制御信号入力用バッファ19(#1又は#2)の
いずれかがオンになる。
次に、DATA/C0NT#1.#2の各信号はモード
識別回路29に入力し、それによりモード識別信号M
o = M aのいずれかをローアクティブにする。
識別回路29に入力し、それによりモード識別信号M
o = M aのいずれかをローアクティブにする。
セレクト回路30には、#1〜#lGのD−FF25の
各出力A#1−A#16が入力し、外部入力ピンrN#
1.IN#2から入力する制御信号、及び外部出力ピン
OUT#1.OUT#2からバッファl’l (#1.
#2)を介して入力する制御信号に基づいて、上記各出
力A#1〜A # 16のいずれか1つを選択し、ロー
アクティブのモード識別信号MOによってオンになるバ
ッファ31を介して外部出力ピンDATAOUT#1に
出力する。
各出力A#1−A#16が入力し、外部入力ピンrN#
1.IN#2から入力する制御信号、及び外部出力ピン
OUT#1.OUT#2からバッファl’l (#1.
#2)を介して入力する制御信号に基づいて、上記各出
力A#1〜A # 16のいずれか1つを選択し、ロー
アクティブのモード識別信号MOによってオンになるバ
ッファ31を介して外部出力ピンDATAOUT#1に
出力する。
セレクト回路32には、#5〜#8のD−FF25の各
出力へ#5〜A#8が入力し、ローアクティブのモード
識別信号M1によってオンになるバッフ138.39を
介して外部入力ピンIN92又は外部出力ビンOUT#
2、バッフ1X9(#2)から入力する制御信号に基づ
いて、又はローアクティブのモード識別信号M2によっ
てオンになるバッファ33.34を介して外部入力ビン
IN#1又は外部出力ピンOUT#1、バッファ19(
#1)から入力する制御信号に基づいて、上記各出力へ
#5〜八#8のいずれか1つを選択し、アンド回路35
を介して入力するローアクティブのモード識別信号M1
又はMzのいずれか一方によりオンとなるバッフ736
を介して、外部出力ピンDATへou’raiに出力す
る。
出力へ#5〜A#8が入力し、ローアクティブのモード
識別信号M1によってオンになるバッフ138.39を
介して外部入力ピンIN92又は外部出力ビンOUT#
2、バッフ1X9(#2)から入力する制御信号に基づ
いて、又はローアクティブのモード識別信号M2によっ
てオンになるバッファ33.34を介して外部入力ビン
IN#1又は外部出力ピンOUT#1、バッファ19(
#1)から入力する制御信号に基づいて、上記各出力へ
#5〜八#8のいずれか1つを選択し、アンド回路35
を介して入力するローアクティブのモード識別信号M1
又はMzのいずれか一方によりオンとなるバッフ736
を介して、外部出力ピンDATへou’raiに出力す
る。
セレクト回路37には、#13〜#16のD −F I
/25の各出力A 913〜八#16が入力し、ローア
クティブのモード識別信号M+によってオンになるバッ
ファ38.39を、介して外部入力ピンIN#2又は外
部出力ピンOUT#2、バッファ19(#2)から入力
する制御信号に基づいて、上記各出力へ#13〜A #
16のいずれか1つを選択し、ローアクティブのモー
ド識別信号M+によりオンとなるバッファ40を介して
、バッフ718(#l)から外部出力ピンOUT#1に
出力する。
/25の各出力A 913〜八#16が入力し、ローア
クティブのモード識別信号M+によってオンになるバッ
ファ38.39を、介して外部入力ピンIN#2又は外
部出力ピンOUT#2、バッファ19(#2)から入力
する制御信号に基づいて、上記各出力へ#13〜A #
16のいずれか1つを選択し、ローアクティブのモー
ド識別信号M+によりオンとなるバッファ40を介して
、バッフ718(#l)から外部出力ピンOUT#1に
出力する。
#8のD−FF25の出力A#8は、ローアクティブの
モード識別信号M3によりオンとなるバッファ41を介
して外部出力ピンDATAOUT#lに出力される。
モード識別信号M3によりオンとなるバッファ41を介
して外部出力ピンDATAOUT#lに出力される。
#12のD−FF25の出力A # 12は、ローアク
ティブのモード識別信号M3によりオンとなるバッファ
42を介して、バッフ11B(#1)から外部出力ピン
OUT#1に出力される。
ティブのモード識別信号M3によりオンとなるバッファ
42を介して、バッフ11B(#1)から外部出力ピン
OUT#1に出力される。
#1617)D−FF25(7)出力A#16は、77
FI回路62を介して入力するローアクティブのモード
識別信号M2又はMzのいずれかによりオンとなるバッ
ファ43を介して、バッフ71B(#2)から外部出力
ピンOUT#2に出力される。
FI回路62を介して入力するローアクティブのモード
識別信号M2又はMzのいずれかによりオンとなるバッ
ファ43を介して、バッフ71B(#2)から外部出力
ピンOUT#2に出力される。
デコーダ回路44は、外部入力ピンIN#1、及び外部
出力ピンOUT#1、バッファ19(#1)から入力す
る制御信号をデコードし、それに従ってデコード出力d
+=dmのいずれか1つを選択的にローアクティブにす
る。
出力ピンOUT#1、バッファ19(#1)から入力す
る制御信号をデコードし、それに従ってデコード出力d
+=dmのいずれか1つを選択的にローアクティブにす
る。
上記デコード出力d1〜d4は、ローアクティブのモー
ド識別信号M2によってオンとなるオフ回路45〜48
及びアンド回路53を介してバッフ157〜60を制御
して#5〜#8のD−FF25の各出力A#5〜A#8
の次段への伝達を阻止し、同時にバッファ49〜52を
制御して外部入力ピンIN#2からのデータ信号を#6
〜#9のD−FF25に入力させる。
ド識別信号M2によってオンとなるオフ回路45〜48
及びアンド回路53を介してバッフ157〜60を制御
して#5〜#8のD−FF25の各出力A#5〜A#8
の次段への伝達を阻止し、同時にバッファ49〜52を
制御して外部入力ピンIN#2からのデータ信号を#6
〜#9のD−FF25に入力させる。
また、バッファ60は、アンド回路53.55を介して
入力するローアクティブのモード識別信号M+又はM3
のいずれかにより制御され、バッファ54も同時に制御
されることにより、#8のD−FF25の出力へ#8の
次段への伝達が阻止され、同時に外部入力ピンIN#1
からのデータ信号が#9のD−FF25に入力される。
入力するローアクティブのモード識別信号M+又はM3
のいずれかにより制御され、バッファ54も同時に制御
されることにより、#8のD−FF25の出力へ#8の
次段への伝達が阻止され、同時に外部入力ピンIN#1
からのデータ信号が#9のD−FF25に入力される。
更に、バッファ61及びバッファ56は、ローアクティ
ブのモード識別信号Msにより制御され、#12のD−
FF25の出力A#12の次段への伝達が阻止され、同
時に外部ビンIN#2からのデータ信号が#13のD−
FF25に入力される。
ブのモード識別信号Msにより制御され、#12のD−
FF25の出力A#12の次段への伝達が阻止され、同
時に外部ビンIN#2からのデータ信号が#13のD−
FF25に入力される。
以上の構成の第5図の実施例の動作につき、以下に説明
する0本実施例の動作は、モード0〜モード3の4つの
動作モードを有するため、各モード毎に説明を行う。
する0本実施例の動作は、モード0〜モード3の4つの
動作モードを有するため、各モード毎に説明を行う。
モード0の動作
・このモードにおいては、外部入力ピンIN#1゜IN
#2、及び外部出力ピン0υT#1.OUT#2を制御
信号入力用の端子として用い、外部入力ピンDATA#
1をデータ信号入力用、外部出力ピンDATAOUT#
1をデータ信号出力用の端子とする16ビツト可変シフ
トレジスタとして機能し、1N#1.IN#2.OUT
#1.OUT#2の各ビンへ入力する4ピントの制御信
号により、段数を1〜16段の間で可変できる。
#2、及び外部出力ピン0υT#1.OUT#2を制御
信号入力用の端子として用い、外部入力ピンDATA#
1をデータ信号入力用、外部出力ピンDATAOUT#
1をデータ信号出力用の端子とする16ビツト可変シフ
トレジスタとして機能し、1N#1.IN#2.OUT
#1.OUT#2の各ビンへ入力する4ピントの制御信
号により、段数を1〜16段の間で可変できる。
上記機能を実現するために、まず、外部入力ピンIN#
1.IN#2に制御信号が入力すると、各データ/制御
ti号識別回路10 (#1.#2)からのDATA/
C0NT#1.#2信号は共に論理「0」となる、これ
により、モード識別回路29はモード識別信号Muのみ
をローアクティブにし、他のM1〜M3はハイレベルに
固定する。
1.IN#2に制御信号が入力すると、各データ/制御
ti号識別回路10 (#1.#2)からのDATA/
C0NT#1.#2信号は共に論理「0」となる、これ
により、モード識別回路29はモード識別信号Muのみ
をローアクティブにし、他のM1〜M3はハイレベルに
固定する。
これに基づいて、バッファ31がオンとなってセレクト
回路30の出力が選択され、バッファ36と40への制
御入力はハイレベルとなって共にオフとなり、セレクト
回路32.37の出力は選択されず、また、オア回路4
5〜48の出力はハイレベルとなり、アンド回lPF5
5.53の出力もハイレベルとなるため、バッフ157
〜60がオンとなり、バッフ749〜52.54がオフ
となる。また、バッファ61がオンとなりバッファ5G
がオフとなる。
回路30の出力が選択され、バッファ36と40への制
御入力はハイレベルとなって共にオフとなり、セレクト
回路32.37の出力は選択されず、また、オア回路4
5〜48の出力はハイレベルとなり、アンド回lPF5
5.53の出力もハイレベルとなるため、バッフ157
〜60がオンとなり、バッフ749〜52.54がオフ
となる。また、バッファ61がオンとなりバッファ5G
がオフとなる。
これにより、#l〜#16のD−FF25が継続に接続
され、外部入力ビンDΔTへ#lから入力したデータf
茜号はへ#1〜八#16のいずれかより出力される。ま
た、バッファ41〜43はオフとなる。
され、外部入力ビンDΔTへ#lから入力したデータf
茜号はへ#1〜八#16のいずれかより出力される。ま
た、バッファ41〜43はオフとなる。
上記動作と共に、バッフ118 (#1.#2)がオフ
となり、バッファ19 (#1. #2)がオンとな
る。従って、セレクト回路30には、外部入力ピンIN
#1.IN#2、及び外部出力ビンOUT#1.OUT
#2からの4ビツトの制御信号が入力可能となり、これ
により同回路30は#l〜#16のD−FF25からの
各出力A#1〜八#16のうち1つを選択し、バッファ
31から外部出力ピンDATAOUT#1に出力する。
となり、バッファ19 (#1. #2)がオンとな
る。従って、セレクト回路30には、外部入力ピンIN
#1.IN#2、及び外部出力ビンOUT#1.OUT
#2からの4ビツトの制御信号が入力可能となり、これ
により同回路30は#l〜#16のD−FF25からの
各出力A#1〜八#16のうち1つを選択し、バッファ
31から外部出力ピンDATAOUT#1に出力する。
以上の動作により、外部入力ビンDへTへ#1から入力
したデータ信号は1〜16段の間で可変されるシフトレ
ジスタにより遅延されて、外部出力ビンDATAOUT
#1から出力される。
したデータ信号は1〜16段の間で可変されるシフトレ
ジスタにより遅延されて、外部出力ビンDATAOUT
#1から出力される。
モードlの動作
モード1においては、外部入力ピンIN#2及び外部出
力ビン0υT#2を制御信号入力用の端子として用い、
外部入力ピンDへTへ#1を第1のデータ信号入力用、
外部出力ビンDATAOUTtt1を第1のデータ信号
出力用の端子とする第1の8ビット可変シフトレジスタ
、及び外部入力ピンIN#1を第2のデータ信号入力用
、外部出力ビンOυT#1を第2のデータ信号出力用の
端子とする第2の8ピント可変シフI・レジスタとして
機能し、IN#2、OUT#2の各ピンへ入力する2ビ
ツトの制御信号により、第11第2の8ビツト可変シフ
I・レジスタの段数を5〜8段の間て可変できる。ただ
し、選択段数は共通である。
力ビン0υT#2を制御信号入力用の端子として用い、
外部入力ピンDへTへ#1を第1のデータ信号入力用、
外部出力ビンDATAOUTtt1を第1のデータ信号
出力用の端子とする第1の8ビット可変シフトレジスタ
、及び外部入力ピンIN#1を第2のデータ信号入力用
、外部出力ビンOυT#1を第2のデータ信号出力用の
端子とする第2の8ピント可変シフI・レジスタとして
機能し、IN#2、OUT#2の各ピンへ入力する2ビ
ツトの制御信号により、第11第2の8ビツト可変シフ
I・レジスタの段数を5〜8段の間て可変できる。ただ
し、選択段数は共通である。
上記vjAfi1を実現するために、まず、外部入力ピ
ンIN#1にダミーのデータ信号を入力し、また、IN
#2に制御信号を入力すると、DATA/C0NT#1
信号は論理rlJ 、DATA/C0NT 1寥21’
FX号は論理「0」となる、これにより、モード識別回
路29はモード識別信号M1のみをロー゛rクチイブに
し、他のMll、M2.M3はハイレベルに固定する。
ンIN#1にダミーのデータ信号を入力し、また、IN
#2に制御信号を入力すると、DATA/C0NT#1
信号は論理rlJ 、DATA/C0NT 1寥21’
FX号は論理「0」となる、これにより、モード識別回
路29はモード識別信号M1のみをロー゛rクチイブに
し、他のMll、M2.M3はハイレベルに固定する。
これに基づいて、バッファ36及び40への各制御入力
はローレベルとなって共にオンとなり、またバッフ11
8(#1)がオン、バッフ119(#1)がオフとなっ
て、セレクト回1/&32.37の出力は各々外部出力
ビンDATAOUT#1゜OUT#1へ出力可能となる
。また、バッフ131への制御入力はハイレベルとなっ
てオフとなり、セレクト回路30の出力は選択されない
、また、オア回路45〜48の出力はハイレベルとなる
ため、バッファ57〜59がオンとなり、バッファ49
〜52がオフとなる。また、バッファ61がオンとなり
、バッフ156がオフとなる。更に、アンド回路55の
出力がローアクティブになり、アンドロ路53の出力も
ローアクティブになって、バッファ60がオフとなり、
バッファ54がオンとなる。
はローレベルとなって共にオンとなり、またバッフ11
8(#1)がオン、バッフ119(#1)がオフとなっ
て、セレクト回1/&32.37の出力は各々外部出力
ビンDATAOUT#1゜OUT#1へ出力可能となる
。また、バッフ131への制御入力はハイレベルとなっ
てオフとなり、セレクト回路30の出力は選択されない
、また、オア回路45〜48の出力はハイレベルとなる
ため、バッファ57〜59がオンとなり、バッファ49
〜52がオフとなる。また、バッファ61がオンとなり
、バッフ156がオフとなる。更に、アンド回路55の
出力がローアクティブになり、アンドロ路53の出力も
ローアクティブになって、バッファ60がオフとなり、
バッファ54がオンとなる。
これにより、上記動作の後に外部入力ピンDATA#1
から入力した真の(ダミーでない)第1のデータ信号は
、#1〜#8のD−FF25の出力A#1〜A#8のい
ずれかより出力され、また、外部入力ピンIN#1から
入力した真の(ダミーでない)第2のデータ信号は、#
9〜#1GのD−FF25の出力式#9〜へ#16のい
ずれかより出力される。また、バッファ41〜43はオ
フとなる。
から入力した真の(ダミーでない)第1のデータ信号は
、#1〜#8のD−FF25の出力A#1〜A#8のい
ずれかより出力され、また、外部入力ピンIN#1から
入力した真の(ダミーでない)第2のデータ信号は、#
9〜#1GのD−FF25の出力式#9〜へ#16のい
ずれかより出力される。また、バッファ41〜43はオ
フとなる。
上記動作と共に、バッフ133.34がオフとなり、バ
ッファ38.39がオンとなり、また、バッファ18(
#2)がオフ、バッファ19(#2)がオンとなる。従
って、セレクト回路32には、外部入力ピンIN#2、
及び外部出力ピンOUT#2からの2ビツトの制御信号
が入力可能となり、これにより同回路32は#5〜#8
のD−FF25からの各出力A#5〜八#8のうち1つ
を選択し、バッフ13Gから外部出力ピンDATAOυ
T#1に第1のデータ信号を出力する。同様に、セレク
ト回路37にも上記2ピントの制御信号が入力可能とな
り、同回路37と#13〜#lGのD−FF25からの
各出力A#13〜八#1Gのうち1つを選択し、バッフ
ァ40、バッフylB(#1)から外部出力ピンOUT
#1に第2のデータ信号を出力する。
ッファ38.39がオンとなり、また、バッファ18(
#2)がオフ、バッファ19(#2)がオンとなる。従
って、セレクト回路32には、外部入力ピンIN#2、
及び外部出力ピンOUT#2からの2ビツトの制御信号
が入力可能となり、これにより同回路32は#5〜#8
のD−FF25からの各出力A#5〜八#8のうち1つ
を選択し、バッフ13Gから外部出力ピンDATAOυ
T#1に第1のデータ信号を出力する。同様に、セレク
ト回路37にも上記2ピントの制御信号が入力可能とな
り、同回路37と#13〜#lGのD−FF25からの
各出力A#13〜八#1Gのうち1つを選択し、バッフ
ァ40、バッフylB(#1)から外部出力ピンOUT
#1に第2のデータ信号を出力する。
以上の動作により、外部入力ビンDへTへ#1及びIN
#1から入力した第1及び第2の各データ信号は、各々
5〜8段の間で可変されるシフトレジスタにより遅延さ
れて、各々外部出力ピンDATAOUT#1及びOUT
#1から出力される。
#1から入力した第1及び第2の各データ信号は、各々
5〜8段の間で可変されるシフトレジスタにより遅延さ
れて、各々外部出力ピンDATAOUT#1及びOUT
#1から出力される。
モード2の動作
モード2においては、外部入力ピンIN#1及び外部出
力ピンOUT#1を制御信号入力用の端子として用い、
外部久方ピンDATA#1を第1のデータ信号入力用、
外部出力ピンDATAOUT#1を第1のデータ信号出
力用の端子とする第1の8ピント可変シフトレジスタ、
及び外部入力ピン!N#2を第2のデータ信号入力用、
外部出力ピンOUT#2を第2のデータ信号出力用の端
子とする第2の8ピント可変シフトレジスタとして機能
し、IN#1.OUT#1の各ピンへ入力する2ビツト
の制御信号により、第1、第2の可変8ビツトシフトレ
ジスタの段数を5段と11段、6段と10段、7rft
と9段、及び8段と8段の組み合わせの間で可変できる
。
力ピンOUT#1を制御信号入力用の端子として用い、
外部久方ピンDATA#1を第1のデータ信号入力用、
外部出力ピンDATAOUT#1を第1のデータ信号出
力用の端子とする第1の8ピント可変シフトレジスタ、
及び外部入力ピン!N#2を第2のデータ信号入力用、
外部出力ピンOUT#2を第2のデータ信号出力用の端
子とする第2の8ピント可変シフトレジスタとして機能
し、IN#1.OUT#1の各ピンへ入力する2ビツト
の制御信号により、第1、第2の可変8ビツトシフトレ
ジスタの段数を5段と11段、6段と10段、7rft
と9段、及び8段と8段の組み合わせの間で可変できる
。
上記ttU能を実現するために、まず、外部入力ピンl
N#1に制御信号を入力し、同じ<IN#2にダミーの
データ信号を入力すると、DATA/C0NT#1信号
は論理rOJ 、DATA/C0NT#2信号は論理「
1」となる、これにより、モード識別回路29はモード
識別信号M2のみをローアクティブにし、他のMo、M
l、M3はハイレベルに固定する。
N#1に制御信号を入力し、同じ<IN#2にダミーの
データ信号を入力すると、DATA/C0NT#1信号
は論理rOJ 、DATA/C0NT#2信号は論理「
1」となる、これにより、モード識別回路29はモード
識別信号M2のみをローアクティブにし、他のMo、M
l、M3はハイレベルに固定する。
これに基づいて、バッフ736への制御入力はローレベ
ルとなってオンとなり、セレクト回路32の出力は外部
出力ピンDATAOυT#1へ出力される。また、バッ
ファ43も同様にオンとなり、バッファ1B(#2)が
オン、バッファ19(#2)がオフとなって、#16の
D−FF25の出力へ#16は外部出力ピンOUT#2
に出力される。更に、バッファ31及び40はオフとな
るため、セレクl−1117830及び37の出・力は
選択されない、一方、アンド回路55の出力はハイレベ
ルとなりバッファ54はオフとなり、また、バッファ6
1はオン、バッフ156はオフとなる。バッファ41,
42もオフとなる。
ルとなってオンとなり、セレクト回路32の出力は外部
出力ピンDATAOυT#1へ出力される。また、バッ
ファ43も同様にオンとなり、バッファ1B(#2)が
オン、バッファ19(#2)がオフとなって、#16の
D−FF25の出力へ#16は外部出力ピンOUT#2
に出力される。更に、バッファ31及び40はオフとな
るため、セレクl−1117830及び37の出・力は
選択されない、一方、アンド回路55の出力はハイレベ
ルとなりバッファ54はオフとなり、また、バッファ6
1はオン、バッフ156はオフとなる。バッファ41,
42もオフとなる。
上記動作と共に、オア回路45〜48がオンとなり、デ
コーダ回路44のデコード出力d1〜d4がバッファ5
7〜60.及びバッフ149〜52を有効に制御する。
コーダ回路44のデコード出力d1〜d4がバッファ5
7〜60.及びバッフ149〜52を有効に制御する。
また、バッファ38.39がオフ、バッフ133.34
がオンとなり、また、バッファ18(#l)がオフ、バ
ッファ19(#1)がオンとなる。従って、デコーダ回
路44及びセレクト回路32には、外部入力ピンIN#
1、及び外部出力ピンOUT#1からの2ピントの制御
信号が入力可能となる。
がオンとなり、また、バッファ18(#l)がオフ、バ
ッファ19(#1)がオンとなる。従って、デコーダ回
路44及びセレクト回路32には、外部入力ピンIN#
1、及び外部出力ピンOUT#1からの2ピントの制御
信号が入力可能となる。
そして、例えば上記制御信号により、デコーダ回路44
がデコード出力d+のみをローアクティブ、他のd2〜
d4をハイレベルに固定した場合、バッファ57がオフ
、バッファ49がオン、及びバッファ58〜6Gがオン
、バッファ50〜52がオフとなる。また、セレクト回
路32は、上記制御信号により#5のD−FF25の出
力A95を選択する。これにより、上記動作の後外部入
力ピンDATA#1から入力した真のくダミーでない)
第1のデータ信号は、#1〜#5のD−FF25により
5段分i!!延された後、セレクト回路32からバッフ
ァ36を介して外部出力ピンDATAOUT#1に出力
される。同時に、外部入力ピンIN“#2から入力した
真の(ダミーでない)第2のデータ信号は、バッファ4
9から#6のD−FF25に入力し、#6〜#16のD
−FF25によりlle分遅延された後、バッファ43
、バッファ1B(#2)を介して外部出力ピンOUT#
2に出力される。
がデコード出力d+のみをローアクティブ、他のd2〜
d4をハイレベルに固定した場合、バッファ57がオフ
、バッファ49がオン、及びバッファ58〜6Gがオン
、バッファ50〜52がオフとなる。また、セレクト回
路32は、上記制御信号により#5のD−FF25の出
力A95を選択する。これにより、上記動作の後外部入
力ピンDATA#1から入力した真のくダミーでない)
第1のデータ信号は、#1〜#5のD−FF25により
5段分i!!延された後、セレクト回路32からバッフ
ァ36を介して外部出力ピンDATAOUT#1に出力
される。同時に、外部入力ピンIN“#2から入力した
真の(ダミーでない)第2のデータ信号は、バッファ4
9から#6のD−FF25に入力し、#6〜#16のD
−FF25によりlle分遅延された後、バッファ43
、バッファ1B(#2)を介して外部出力ピンOUT#
2に出力される。
また、前記IN#1.OUT#1の各ビンからの制御信
号により、デコーダ回路44がデコード出力d2のみを
ローアクティブ、他のdI、d:+。
号により、デコーダ回路44がデコード出力d2のみを
ローアクティブ、他のdI、d:+。
d4をハイレベルに固定した場合、バッフ158がオフ
、バッファ50がオン、及びバッファ57゜59.60
がオン、バッファ49.51.52がオフとなる。また
、セレクト■路32は、上記制御信号により#6のD−
FF25の出力A#6を選択する。これにより、上記動
作の後、外部入力ビンDATA#1から入力した真の(
ダミーでない)第1のデータ信号は、#1〜#6のD−
FF25により6段分遅延されて、セレクト回路32か
らバッファ36を介して外部出力ピンDATへ〇υT#
1に出力される。同時に、外部入力ピンIN#2から入
力した真の(ダミーでない)第2のデータ信号は、バッ
ファ50から#7のD−FF25に入力し、#7〜#1
6のD−FF25により10段分遅延された後、バッフ
ァ43、パンツ11B(#2)を介して外部出力ピンO
UT#3に出力される。
、バッファ50がオン、及びバッファ57゜59.60
がオン、バッファ49.51.52がオフとなる。また
、セレクト■路32は、上記制御信号により#6のD−
FF25の出力A#6を選択する。これにより、上記動
作の後、外部入力ビンDATA#1から入力した真の(
ダミーでない)第1のデータ信号は、#1〜#6のD−
FF25により6段分遅延されて、セレクト回路32か
らバッファ36を介して外部出力ピンDATへ〇υT#
1に出力される。同時に、外部入力ピンIN#2から入
力した真の(ダミーでない)第2のデータ信号は、バッ
ファ50から#7のD−FF25に入力し、#7〜#1
6のD−FF25により10段分遅延された後、バッフ
ァ43、パンツ11B(#2)を介して外部出力ピンO
UT#3に出力される。
同様に、前記IN#1、OUT#1の各ビンからの制御
信号により、デコーダ回路44がデコード出力d3のみ
をローアクティブ、他のdi。
信号により、デコーダ回路44がデコード出力d3のみ
をローアクティブ、他のdi。
dz、daをハイレベルに固定した場合、バッファ59
がオフ、バッファ51がオン、及びパンツ157.58
.60がオン、バッファ49.50゜52がオフとなる
。また、セレクト回路32は、上記制御信号により#7
のD−FF25の出力A#7を選択する。これにより、
上記動作の後、外−部入カピンDへTへ#1から入力し
た真の(ダミーでない)第1のデータ信号は、#1〜#
7のD−FF25により7段分遅延されて、セレクト回
路32からバッファ36を介して外部出力ピンDATA
OUT#1に出力される。同時に、外部入力ビンIN#
2から入力した真の(ダミーでない)第2のデータ信号
は、バンク151から#8のD−FF25に入力し、#
8〜#16のD−FF25により9段分遅延された後、
バッファ43、バッファ1B(#2)を介して外部出力
ピンOUT#3に出力される。
がオフ、バッファ51がオン、及びパンツ157.58
.60がオン、バッファ49.50゜52がオフとなる
。また、セレクト回路32は、上記制御信号により#7
のD−FF25の出力A#7を選択する。これにより、
上記動作の後、外−部入カピンDへTへ#1から入力し
た真の(ダミーでない)第1のデータ信号は、#1〜#
7のD−FF25により7段分遅延されて、セレクト回
路32からバッファ36を介して外部出力ピンDATA
OUT#1に出力される。同時に、外部入力ビンIN#
2から入力した真の(ダミーでない)第2のデータ信号
は、バンク151から#8のD−FF25に入力し、#
8〜#16のD−FF25により9段分遅延された後、
バッファ43、バッファ1B(#2)を介して外部出力
ピンOUT#3に出力される。
更に、前記IN#1.0tJT#1の各ピンからの制御
tn号により、デコーダ回路44がデコード出力d4の
みをローアクティブ、他のdI、dz。
tn号により、デコーダ回路44がデコード出力d4の
みをローアクティブ、他のdI、dz。
d3をハイレベルに固定した場合、バッフ160がオフ
、バッファ52がオン、及びバッファ57〜59がオン
、バッフ149〜51がオフとなる。
、バッファ52がオン、及びバッファ57〜59がオン
、バッフ149〜51がオフとなる。
また、セレクト回路32は、上記制御信号により#8の
D−FF25の出力Δ#8を選択する。これにより、上
記動作の後、外部入力ビンDATA#1から入力した真
の(ダミーでない)第1のデータ信号は、#l〜#8の
D−FF25により8段分遅延されて、セレクト回路3
2からバンク136を介して外部出力ピンDATAOU
T#1に出力される。同時に、外部入力ピンIN#2か
ら入力した真の(ダミーでない)第2のデータ(U W
t。
D−FF25の出力Δ#8を選択する。これにより、上
記動作の後、外部入力ビンDATA#1から入力した真
の(ダミーでない)第1のデータ信号は、#l〜#8の
D−FF25により8段分遅延されて、セレクト回路3
2からバンク136を介して外部出力ピンDATAOU
T#1に出力される。同時に、外部入力ピンIN#2か
ら入力した真の(ダミーでない)第2のデータ(U W
t。
は、バッファ52から#9のD−FF25に入力し、#
9〜#16のD−FF25により8段分遅延された後、
バッファ43、バンク118(#2)を介して外部出力
ピンOUT#3に出力される。
9〜#16のD−FF25により8段分遅延された後、
バッファ43、バンク118(#2)を介して外部出力
ピンOUT#3に出力される。
以上の動作により、外部入力ピンDATA#1及びIN
#2から入力した第1及び第2の各デー918号は、各
45[1111,61ffiト1OIR17段と9段、
及び8段と8段の組みの間で可変されるシフトレジスタ
により遅延されて、各々外部出力ピンDATAOUT#
1及びOUT#2から出力される。
#2から入力した第1及び第2の各デー918号は、各
45[1111,61ffiト1OIR17段と9段、
及び8段と8段の組みの間で可変されるシフトレジスタ
により遅延されて、各々外部出力ピンDATAOUT#
1及びOUT#2から出力される。
モード3の動作
モード3においては、外部入力ピンDATA#1及び外
部出力ピンDATAOUT#1を第1のデータ信号入出
力用の端子とする固定の8ビツトシフトレジスタ、外部
入出力ピンIN#1及びOUT#1を第2のデータ信号
入出力用の端子とする固定の第1の4ビツトシフトレジ
スタ、外部入出力ピンIN#2及びOUT#2を第3の
データ信号入出力用の端子とする固定の第2の4ビツト
シフトレジスタとして機能する。
部出力ピンDATAOUT#1を第1のデータ信号入出
力用の端子とする固定の8ビツトシフトレジスタ、外部
入出力ピンIN#1及びOUT#1を第2のデータ信号
入出力用の端子とする固定の第1の4ビツトシフトレジ
スタ、外部入出力ピンIN#2及びOUT#2を第3の
データ信号入出力用の端子とする固定の第2の4ビツト
シフトレジスタとして機能する。
上記機能を実現するために、まず、外部入力ビンIN#
1、IN#2にダミーのデータ信号を入力すると、DA
TA/C0NT#1.#2信号共に論理「1」となる、
これにより、モード識別回路29はモード識別信号M3
のみをローアクティブにし、他のMo、Ml、M2はハ
イレベルに固定する。
1、IN#2にダミーのデータ信号を入力すると、DA
TA/C0NT#1.#2信号共に論理「1」となる、
これにより、モード識別回路29はモード識別信号M3
のみをローアクティブにし、他のMo、Ml、M2はハ
イレベルに固定する。
これに基づいて、パンツ731.36.40への各制御
入力はハイレベルとなって共にオフとなり、セレクト回
路30,32.37の各出力は選択されず、また、オア
回路45〜48の出力はハイレベルとなるため、パンツ
157〜59がオンとなり、パンツ149〜52がオフ
となる。また、アンド回路55の出力がローアクティブ
になり、アンド回路53の出力もローアクティブになる
ため、バッファ60がオフとなり、バッファ54がオン
となる。更に、バッファ61がオフとなりバンブ156
がオンとなる。更に、これらの動作と共に、バッファ4
1.42.43が共にオンとなり、バッファ18 (
#1.#2)がオン、バッファ19 (#1.#2)が
オフとなる 以上の動作により、#l〜#8.#9〜#12、及び#
13〜#16の各々のD−FF25が継続に接続され、
外部入力ピンDATA#1から#1のD−FF25に入
力した第1のデータ信号は、#1〜#8のD−FF25
により8段分遅延されて、八#8からバッファ41を介
して外部出力ピンDATAOUT#1に出力され、同じ
<IN#1から#9のD−FF25に入力した第2のデ
ータ信号は、#9〜#12のD−FF25により4段分
遅延されてA#12からバッファ42.バンフア18(
#1)を介して外部出力ピンOUT#1に出力され、I
N#2から#13のD−FF25に入力した第3のデー
タ信号は、#13〜#16のD−FF25により4段分
遅延されて八#16からバッファ43、バッファ1B(
#2)を介して外部出力ピンOUT#2に出力される。
入力はハイレベルとなって共にオフとなり、セレクト回
路30,32.37の各出力は選択されず、また、オア
回路45〜48の出力はハイレベルとなるため、パンツ
157〜59がオンとなり、パンツ149〜52がオフ
となる。また、アンド回路55の出力がローアクティブ
になり、アンド回路53の出力もローアクティブになる
ため、バッファ60がオフとなり、バッファ54がオン
となる。更に、バッファ61がオフとなりバンブ156
がオンとなる。更に、これらの動作と共に、バッファ4
1.42.43が共にオンとなり、バッファ18 (
#1.#2)がオン、バッファ19 (#1.#2)が
オフとなる 以上の動作により、#l〜#8.#9〜#12、及び#
13〜#16の各々のD−FF25が継続に接続され、
外部入力ピンDATA#1から#1のD−FF25に入
力した第1のデータ信号は、#1〜#8のD−FF25
により8段分遅延されて、八#8からバッファ41を介
して外部出力ピンDATAOUT#1に出力され、同じ
<IN#1から#9のD−FF25に入力した第2のデ
ータ信号は、#9〜#12のD−FF25により4段分
遅延されてA#12からバッファ42.バンフア18(
#1)を介して外部出力ピンOUT#1に出力され、I
N#2から#13のD−FF25に入力した第3のデー
タ信号は、#13〜#16のD−FF25により4段分
遅延されて八#16からバッファ43、バッファ1B(
#2)を介して外部出力ピンOUT#2に出力される。
以上!5any]したモード0〜モード3の動作により
、多くの機能を持った汎用的なシフトレジスタLSIを
実現することができる。第5図の機能は、第4図のLS
I22の外部ピン群23に対するものであったが、外部
ピン群24に対しても全く同様の機能を有するように実
現できる。
、多くの機能を持った汎用的なシフトレジスタLSIを
実現することができる。第5図の機能は、第4図のLS
I22の外部ピン群23に対するものであったが、外部
ピン群24に対しても全く同様の機能を有するように実
現できる。
上記4つのモード0〜3を有するシフトレジスタLSI
のaraを従来技術で実現しようとした場合、データ入
出力用の6個の外部ピンDATA#1、IN#1.IN
#2.DATAOUT#2゜0UT4t1、及びOUT
#2の他に、4つのモード切り替え用の2ビット制御信
号を入力するための2個の外部ピンと、1611のシフ
トレジスタの段数可変用の4ビット制御信号を入力する
ための4個の外部ピンの計6個の外部ピンが新たに必要
となる。従って、第4図のように2つの16ピント可変
シフトレジスクのtafilを持たせようとした場合に
は、12個もの新たな外部ピンが必要となるため、LS
Iが大型なものになってしまう。
のaraを従来技術で実現しようとした場合、データ入
出力用の6個の外部ピンDATA#1、IN#1.IN
#2.DATAOUT#2゜0UT4t1、及びOUT
#2の他に、4つのモード切り替え用の2ビット制御信
号を入力するための2個の外部ピンと、1611のシフ
トレジスタの段数可変用の4ビット制御信号を入力する
ための4個の外部ピンの計6個の外部ピンが新たに必要
となる。従って、第4図のように2つの16ピント可変
シフトレジスクのtafilを持たせようとした場合に
は、12個もの新たな外部ピンが必要となるため、LS
Iが大型なものになってしまう。
本実施例においては、上記制御信号入力用の外部ピンを
全てデータ信号入出力用の外部ピンと兼用できるため、
LSIの小型化に非常に大きな効果を有する。
全てデータ信号入出力用の外部ピンと兼用できるため、
LSIの小型化に非常に大きな効果を有する。
ここで、第2図に示したデータ/制御信号識別凹路10
等は、集積化することによりピンの占有面積に比較して
非常に小型化することが可能であるため、この回路を付
加したことによる影響は少ない。
等は、集積化することによりピンの占有面積に比較して
非常に小型化することが可能であるため、この回路を付
加したことによる影響は少ない。
なお、第3図の実施例では、外部出力ピンOUT#lを
データ信号20の出力用と制御信号21の入力用とで切
り替えたが、DATA10UT#l信号による制御を前
提とするかぎり、データ信号入力用、又は制御信号出力
用等に用いてもよい。
データ信号20の出力用と制御信号21の入力用とで切
り替えたが、DATA10UT#l信号による制御を前
提とするかぎり、データ信号入力用、又は制御信号出力
用等に用いてもよい。
〔発明の効果〕
本発明によれば、外部ピンからの入力信号の論理の変化
の度合を計測することにより、外部ピンをデータ信号入
力用と制御信号入力用とで兼用することが可能となり、
外部ピン数を削減することが可能となるため、LSIの
大幅な小型化が実現できる。
の度合を計測することにより、外部ピンをデータ信号入
力用と制御信号入力用とで兼用することが可能となり、
外部ピン数を削減することが可能となるため、LSIの
大幅な小型化が実現できる。
また、上記制御に基づいて、他の外部ピンもデータ信号
入出力用と制御信号入出力用とで切り替えることにより
、更に外部ピン数を減らすことできる。
入出力用と制御信号入出力用とで切り替えることにより
、更に外部ピン数を減らすことできる。
第1図(Ill)、 (b)は、本発明のブロック図、
第2図は、本発明の実施例の構成図、 第3図は、本発明のllhの実施例の構成図、第4図は
、可変シフトレジスタLSIのビン配置図、 第5F:!Jは、可変シフ1−レジスタLSIの回路構
成図である。 1・・・外部入力端子、 2・・・変化回数計数手段、 3・・・比較手段、 4・・・ディジタル入力信号、 5・・・データ/制御信号識別信号、 6・・・外部端子、 7・・・切替手段、 8・・・データta号、 9・・・制御信号。 特許出願人 富士通株式会社 (a) 本発明の7177回 第1図 DATAloUij 本発B月ty1棺の爽施仔りの構成゛口笛3図
第2図は、本発明の実施例の構成図、 第3図は、本発明のllhの実施例の構成図、第4図は
、可変シフトレジスタLSIのビン配置図、 第5F:!Jは、可変シフ1−レジスタLSIの回路構
成図である。 1・・・外部入力端子、 2・・・変化回数計数手段、 3・・・比較手段、 4・・・ディジタル入力信号、 5・・・データ/制御信号識別信号、 6・・・外部端子、 7・・・切替手段、 8・・・データta号、 9・・・制御信号。 特許出願人 富士通株式会社 (a) 本発明の7177回 第1図 DATAloUij 本発B月ty1棺の爽施仔りの構成゛口笛3図
Claims (1)
- 【特許請求の範囲】 1)外部入力端子(1)から入力するディジタル入力信
号(4)の論理の変化回数を所定周期(T)毎に計数す
る変化回数計数手段(2)と、該手段による計数結果を
所定の閾値と比較することにより、前記外部入力端子(
1)から入力するディジタル入力信号(4)がデータ信
号であるか制御信号であるかを前記所定周期(T)毎に
判定し、該判定結果を示すデータ/制御信号識別信号(
5)を出力する比較手段(3)とを有することを特徴と
するデータ/制御信号識別回路。 2)前記比較手段(3)からのデータ/制御信号識別信
号(5)に従って、前記外部入力端子(1)とは異なる
外部端子(6)をデータ信号(8)の入力若しくは出力
用の端子又は制御信号(9)の入力若しくは出力用の端
子として選択的に切り替える切替手段(7)を有するこ
とを特徴とする請求項1記載のデータ/制御信号識別回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63034020A JPH01209754A (ja) | 1988-02-18 | 1988-02-18 | データ/制御信号識別回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63034020A JPH01209754A (ja) | 1988-02-18 | 1988-02-18 | データ/制御信号識別回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01209754A true JPH01209754A (ja) | 1989-08-23 |
Family
ID=12402702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63034020A Pending JPH01209754A (ja) | 1988-02-18 | 1988-02-18 | データ/制御信号識別回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01209754A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10673362B2 (en) | 2017-03-13 | 2020-06-02 | Mitsubishi Electric Corporation | Electric power generation control device of alternating current generator for vehicles |
-
1988
- 1988-02-18 JP JP63034020A patent/JPH01209754A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10673362B2 (en) | 2017-03-13 | 2020-06-02 | Mitsubishi Electric Corporation | Electric power generation control device of alternating current generator for vehicles |
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