JPS61140169A - Semiconductor memory device and manufacture thereof - Google Patents
Semiconductor memory device and manufacture thereofInfo
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- JPS61140169A JPS61140169A JP59263302A JP26330284A JPS61140169A JP S61140169 A JPS61140169 A JP S61140169A JP 59263302 A JP59263302 A JP 59263302A JP 26330284 A JP26330284 A JP 26330284A JP S61140169 A JPS61140169 A JP S61140169A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一個のＭＯＳキャパシタと一個のＭＯＳトラ
ンジスタによりメモリセルを構成する半導体記憶装置と
その製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device in which a memory cell is constituted by one MOS capacitor and one MOS transistor, and a method for manufacturing the same.
一個のＭＯＳキャパシタと一個のＭＯＳトランジスタに
よりメモリセルを構成する。いわゆるＭＯ８！ｌｄＲＡ
Ｍは、高集積化の一途を辿っている。高集積化に伴って
情報を記憶するＭＯＳキャパシタの面積が減少し、従っ
てＭＯＳキャパシタに蓄えられる電荷の量が減少する。A memory cell is constituted by one MOS capacitor and one MOS transistor. The so-called MO8! ldRA
M continues to become highly integrated. As integration becomes higher, the area of a MOS capacitor that stores information decreases, and therefore the amount of charge stored in the MOS capacitor decreases.
この結果、メモリ内容が誤って読み出されたり、α線等
の放射線によりメモリ内容が破壊させる、といった問題
が生じている。As a result, problems arise, such as the memory contents being erroneously read or the memory contents being destroyed by radiation such as alpha rays.
この様な問題を解決するため、ＭＯＳキャパシタの領域
に溝を掘って、占有面積を拡大することなく実質的に表
面積を大きくしてＭＯＳキャパシタの容量を増大させ、
以て蓄積電荷量を増大させる方法が提案されている。第
９図はその様なｄＲＡＭの一例の２ビット分を示してい
る。（ａ）が平面図、（ｂ）はそのＡ−Ａ−断面図であ
る。図において、３１は例えばｐ型シリコン基板であり
、３２はフィールド絶縁膜である。ＭＯＳキャパシタは
、基板３１の一部に溝３３を掘り、この溝３３を含む領
域にゲート絶縁膜３４を介してキャパシタ電極３５を形
成して得られる。３６はＭＯＳトランジスタのゲート電
極である。To solve this problem, a trench is dug in the area of the MOS capacitor to substantially increase the surface area without increasing the occupied area, thereby increasing the capacitance of the MOS capacitor.
A method has been proposed for increasing the amount of accumulated charge. FIG. 9 shows two bits of an example of such a dRAM. (a) is a plan view, and (b) is its AA cross-sectional view. In the figure, 31 is, for example, a p-type silicon substrate, and 32 is a field insulating film. The MOS capacitor is obtained by digging a groove 33 in a part of the substrate 31 and forming a capacitor electrode 35 in a region including the groove 33 with a gate insulating film 34 interposed therebetween. 36 is a gate electrode of a MOS transistor.
この様な構成とすれば、溝３３の側面をもＭＯＳキャパ
シタとして利用するため、キャパシタ容量の大きさを、
溝を掘らない場合の２〜３倍に増加させることができ、
メモリセルを微細化しても蓄積電荷量が減少するのを防
ぐことができる。With such a configuration, the side surfaces of the trench 33 are also used as MOS capacitors, so the capacitance of the capacitor can be adjusted to
It can be increased by 2 to 3 times compared to when no trenches are dug,
Even if the memory cell is miniaturized, the amount of stored charge can be prevented from decreasing.
しかしながらこのメモリセル構造を得る場合、次のよう
な問題があった。基板に微細な溝を形成するためには、
従来より反応性イオンエツチング（ＲｒＥ）等の異方性
ドライエツチングが利用されている。ところがこの方法
では、溝の底部が完全に平坦にならず、第１０図に示す
ように周辺領域Ａが凹部を形成する構造となる。この様
な溝にゲート酸化膜を形成すると、領域へでは他の部分
よりゲート酸化膜が薄くなり、この領ｍＡで耐圧が低い
ものとなる。またＲＩＥを用いてもキャパシタ領域内に
微少な溝を深く形成することは難しく、更にＲＩＥによ
り溝を形成する方法では、基板表面に大きなダメージを
与え、これが素子の信頼性劣化の原因となる。更に深い
溝を設けることはメモリセル間のリーク増大の原因とも
なる。However, when obtaining this memory cell structure, there are the following problems. In order to form fine grooves on the substrate,
Conventionally, anisotropic dry etching such as reactive ion etching (RrE) has been used. However, with this method, the bottom of the groove is not completely flat, resulting in a structure in which the peripheral region A forms a recess as shown in FIG. When a gate oxide film is formed in such a groove, the gate oxide film becomes thinner in the region than in other parts, and the withstand voltage becomes lower in this region mA. Further, even if RIE is used, it is difficult to form deep minute grooves in the capacitor region, and furthermore, the method of forming grooves by RIE causes significant damage to the substrate surface, which causes deterioration in the reliability of the device. Providing deeper trenches also causes increased leakage between memory cells.
本発明は上記の点に鑑み、微少な深い溝を形成すること
なく、小さい占有面積で大きい容量のＭＯＳキャパシタ
を実現し、素子の高密度化と信頼性向上を図った半導体
記憶装置とその製造方法を′ 提供することを目的とす
る。In view of the above points, the present invention provides a semiconductor memory device and its manufacture that realizes a MOS capacitor with a large capacity in a small occupied area without forming minute deep grooves, and achieves higher density and improved reliability of the element. The purpose is to provide a method.
本発明にかかる半導体記憶装置は、ＭＯＳキャパシタが
、平坦な基板領域とその周辺に沿ってフィールド領域と
の境界に形成された溝を利用して、この溝および前記平
坦な基板領域に絶縁膜を介してキャパシタ電極を形成し
て構成される。In the semiconductor memory device according to the present invention, a MOS capacitor utilizes a groove formed at a boundary between a flat substrate region and a field region along its periphery to form an insulating film in this groove and the flat substrate region. A capacitor electrode is formed through the capacitor electrode.
このような構成のＭＯＳキャパシタをもつ本発明の半導
体記憶装置の製造方法は、ＭＯＳキャパシタを形成すべ
き基板＠域にマスクを形成し、このマスクとの間に所定
の間隙を有するようにフィールド絶縁膜を形成し、前記
間隙に露出する基板をエツチングして溝を形成した後、
前記溝およびこれに囲まれた前記基板領域に絶縁膜を介
してキャパシタ電極を形成する。In the method of manufacturing a semiconductor memory device of the present invention having a MOS capacitor having such a configuration, a mask is formed on the substrate @ area where the MOS capacitor is to be formed, and field insulation is formed so as to have a predetermined gap between the mask and the mask. After forming a film and etching the substrate exposed in the gap to form a groove,
A capacitor electrode is formed in the trench and the substrate region surrounded by the trench with an insulating film interposed therebetween.
本発明による記憶装置は、キャパシタが、平坦基板領域
とこれを取り囲むようにフィールド絶縁膜との間に形成
された溝を利用しているため、小ざい占有面積で大きい
容量を得ることができる。In the memory device according to the present invention, since the capacitor utilizes the groove formed between the flat substrate region and the field insulating film surrounding the flat substrate region, a large capacitance can be obtained with a small occupied area.
また溝はキャパシタ領域の周辺に沿って形成されるので
、キャパシタ領域内部の微少な面積に溝を形成する従来
の構造と比べて同じ容量を得るための溝の′深さははる
かに浅くてよい。例えば、３×３μｍｚのキャパシタ領
域に２×２μＴｒＬｚの溝を４μｍの深さに形成して得
られる容量と同じ客層を得るには、本発明では同じキャ
パシタ領域面積のフィールド領域との境界に沿って形成
する溝の深さは０．５μｍ程度でよい。従ってＲＩＥに
より深い溝を形成する従来のもののようにメモリセル間
のリーク電流の増大がなく、記憶装置の信頼性向上か図
られる。In addition, since the groove is formed along the periphery of the capacitor region, the depth of the groove can be much shallower to obtain the same capacitance compared to the conventional structure in which the groove is formed in a small area inside the capacitor region. . For example, in order to obtain the same customer base as the capacitance obtained by forming a 2×2 μTrLz groove with a depth of 4 μm in a 3×3 μmz capacitor region, in the present invention, the capacitor region has the same area as the field region along the boundary with the The depth of the groove to be formed may be about 0.5 μm. Therefore, unlike the conventional method in which deep trenches are formed by RIE, there is no increase in leakage current between memory cells, and the reliability of the memory device can be improved.
また本発明によれば、深い溝を形成する必要がないから
、溝形成に等方性エツチングを利用することができる。Further, according to the present invention, since it is not necessary to form deep grooves, isotropic etching can be used to form the grooves.
これにより溝の断面は曲面となり、浅い溝であっても大
きいキャパシタ面積が得られる。また溝断面が曲面にな
れば部分的にゲート絶縁膜が薄くなることもな（、耐圧
向上による記憶装置の信頼性向上が図られる。またＲＩ
Ｅを用いなければ、ダメージもないためこの点でも信頼
性向上が図られ、またダメージ層除去の工程も必要なく
るため、工程が簡単になりコスト低下につながる。As a result, the cross section of the groove becomes a curved surface, and a large capacitor area can be obtained even with a shallow groove. In addition, if the cross section of the trench is curved, the gate insulating film will not become partially thin (and the reliability of the memory device will be improved by improving the withstand voltage.
If E is not used, there will be no damage, so reliability can be improved in this respect as well, and the process of removing the damaged layer is not required, which simplifies the process and reduces costs.
以下本発明の詳細な説明する。 The present invention will be explained in detail below.
第１図は一実施例のｄＲＡＭの隣接する２ビット部分を
示すもの゛で、（ａ）は平面図、（ｂ）。FIG. 1 shows adjacent 2-bit portions of a dRAM according to an embodiment, where (a) is a plan view and (b) is a plan view.
（Ｃ）はそれぞれ（ａ）のＡ−Ａ−，８−Ｂ−断面図で
ある。１はｐ−型Ｓｉ基板であり、フィールド領域に厚
い酸化膜５が埋め込まれ、この酸化膜５で囲まれた素子
領域にＭＯＳキャパシタとＭｏＳトランジスタが形成さ
れている。ＭＯＳキャパシタは、平坦な基板領域とフィ
ールド領域との境界に沿って形成された断面が曲面をな
す溝８とこの溝８に囲まれた平坦な基板領域に連続的に
絶縁膜１１を介してキャパシタ電極１２を形成して構成
されている。１０はＭＯＳキャパシタの基板側電極とな
るｎ型層である。キャパシタ電極１２は例えば第１層多
結晶シリコン膜により形成されており、ＭｏＳトランジ
スタ領域を除いて基板全面に厘って共通に形成されてい
る。ＭｏＳトランジスタは、ゲート絶縁膜１３を介して
第２層多結晶シリコン膜によるゲート電極１４を形成し
、イオン注入によりソース、ドレインとなるｎ＋型層１
５を形成して得られる。ゲート電極１４は列方向に連続
的に配設されてワード線を構成する。ＭｏＳトランジス
タのドレインであるｎ＋型層１５にコンタクトするへ２
配線１７は行方向に連続的に配設されてビット線となる
。(C) is an AA- and 8-B cross-sectional view of (a), respectively. 1 is a p-type Si substrate, a thick oxide film 5 is embedded in the field region, and a MOS capacitor and a MoS transistor are formed in the element region surrounded by this oxide film 5. A MOS capacitor consists of a groove 8 having a curved cross section formed along the boundary between a flat substrate region and a field region, and a capacitor connected to the flat substrate region surrounded by the groove 8 through an insulating film 11. It is configured by forming an electrode 12. 10 is an n-type layer which becomes a substrate side electrode of the MOS capacitor. The capacitor electrode 12 is formed of, for example, a first layer polycrystalline silicon film, and is commonly formed over the entire surface of the substrate except for the MoS transistor region. In the MoS transistor, a gate electrode 14 is formed by a second layer polycrystalline silicon film through a gate insulating film 13, and an n+ type layer 1 which becomes a source and a drain is formed by ion implantation.
5. The gate electrodes 14 are arranged continuously in the column direction to form word lines. 2 to contact the n+ type layer 15 which is the drain of the MoS transistor.
The wiring 17 is arranged continuously in the row direction and becomes a bit line.
次にこの様な構造を得るための製造工程を第２図〜第８
図を参照して説明する。これら各図の（ａ）、（ｂ）、
（Ｃ）はそれぞれ第１図の（ａ＞、（ｂ）、（ｃ）に対
応する。まず第２図に示すように、（１００）ρ−型３
ｉ基板１の素子形成領域に約３００人の酸化膜２と約２
０００人の窒化膜３からなるマスクを形成し、Ｃｌ２２
ガスを用いたＲＩＥにより基板１のフィールド領域をテ
ーパ角約６０度を有するように０．８μ雇程度エツチン
グする。次いで窒化膜３をマスクにイオン注入を行なっ
てｐ型チャネルストッパ層４を形成する。この後、第３
図に示すように、窒化Ｉｉ！３を残したまま、全面にＣ
ＶＤによる酸化膜５を１．０μｍ程度堆積し、その表面
をレジスト６により平坦化する。Next, the manufacturing process to obtain such a structure is shown in Figures 2 to 8.
This will be explained with reference to the figures. (a), (b) of these figures,
(C) corresponds to (a>, (b), and (c) in Fig. 1, respectively.First, as shown in Fig. 2, (100)ρ-type 3
Approximately 300 oxide films 2 and 2
A mask consisting of 3,000 nitride films is formed, and Cl22
The field region of the substrate 1 is etched by about 0.8 μm by RIE using gas so that it has a taper angle of about 60 degrees. Next, ion implantation is performed using the nitride film 3 as a mask to form a p-type channel stopper layer 4. After this, the third
As shown in the figure, nitrided Ii! C on the entire surface, leaving 3
An oxide film 5 of about 1.0 μm is deposited by VD, and its surface is flattened with a resist 6.
次にＣＦ４ガスと０２ガスを用いたＲＩＥによりレジス
ト６と酸化膜５を同時にエツチングし、第４図に示すよ
うにフィールド領域に酸化膜５を埋込む。このとき、エ
ツチング時間を制御することにより、図に示すように素
子形成領域のテーバ付側壁の上部にフィールド酸化膜５
との間の所定の間隙を以て基板露出面７が形成されるよ
うにする。そして第５図に示すように、ＭｏＳトランジ
スタ形成領域にレジストマスク９を形成し、ＣＦ４ガス
と０２ガスを用いたケミカル・ドライ・エツチング（Ｃ
ＤＥ）により、ＭＯＳキャパシタ形成領域周辺の基板露
出面７を約０．５μ乳エツチングして溝８を形成する。Next, the resist 6 and the oxide film 5 are simultaneously etched by RIE using CF4 gas and 02 gas, and the oxide film 5 is buried in the field region as shown in FIG. At this time, by controlling the etching time, a field oxide film 5 is formed on the upper part of the tapered side wall of the element forming region as shown in the figure.
The exposed surface 7 of the substrate is formed with a predetermined gap between the two. Then, as shown in FIG. 5, a resist mask 9 is formed in the MoS transistor formation region, and chemical dry etching (C
DE), the exposed surface 7 of the substrate around the MOS capacitor formation region is etched by approximately 0.5 μm to form a groove 8.
このエツチングは等方性であるから、溝８の断面は図示
のように曲面形状になる。このエツチング工程でＭＯＳ
キャパシタ形成領域上の窒化１１３は同時に除去される
。Since this etching is isotropic, the cross section of the groove 8 has a curved shape as shown. In this etching process, MOS
The nitride 113 on the capacitor formation region is removed at the same time.
次にアッシャ−によりレジストマスク９を除去し、ＭＯ
Ｓキャパシタ領域の酸化膜２を除去した後、第６図に示
すようにＰＯＣＱ３によりＰ４Ｅ敗を行なってキャパシ
タの基板側電極となるｎ型層１０を形成する。Next, the resist mask 9 is removed using an asher, and the MO
After removing the oxide film 2 in the S capacitor region, as shown in FIG. 6, P4E is performed using POCQ3 to form an n-type layer 10 that will become the substrate side electrode of the capacitor.
この後ＭｏＳトランジスタ領域に残された窒化膜３をリ
ン酸を用いて除去し、第７図に示すように、キャパシタ
絶縁膜１１として例えば１００人の熱酸化膜を形成し、
第１層多結晶シリコン膜を堆積、バターニングしてキャ
パシタ電極１２を形成する。こうしてＭＯＳキャパシタ
は、平坦な基板領域とその周辺の溝８にわたる表面を利
用して形成される。キャパシタ電極１２は、ＭＯＳトラ
ンジスタ領域を除いて基板全面に屋って共通に形成され
る
続いて第８図に示すように、熱酸化によるゲート絶縁膜
１３を介して第２層多結晶シリコン膜によるゲート電極
１４を形成し、イオン注入によりソース、ドレインとな
るｎゝ型層１５を形成する。Thereafter, the nitride film 3 left in the MoS transistor region is removed using phosphoric acid, and as shown in FIG.
A first layer polycrystalline silicon film is deposited and patterned to form a capacitor electrode 12. In this way, the MOS capacitor is formed using the flat substrate region and the surface extending over the groove 8 around the flat substrate region. The capacitor electrode 12 is formed in common over the entire surface of the substrate except for the MOS transistor region.Subsequently, as shown in FIG. A gate electrode 14 is formed, and an n-type layer 15 which becomes a source and a drain is formed by ion implantation.
ゲート電極１４は列方向に連続的に配設されてこれがワ
ード線となる。最後に第１図に示すように、全面をＣＶ
Ｄ酸化３１１６で覆い、これにコンタクトホールを開け
てＭｏＳトランジスタのドレインとなるｎ＋型層１５に
コンタクトする。ビット線となるへλ配置ｉ１７を形成
してｄＲＡＭが完成する。The gate electrodes 14 are arranged continuously in the column direction and serve as word lines. Finally, as shown in Figure 1, CV
Cover with D oxide 3116 and make a contact hole in it to contact the n+ type layer 15 which will become the drain of the MoS transistor. The dRAM is completed by forming a λ arrangement i17 that will become a bit line.
この実施例によれば、ＭＯＳキャパシタは、その領域内
部に微少な溝を形成する従来の構造に比べて、溝が浅い
ものであっても小さい占有面積で大きい容量を持ったも
のとすることができる。溝がＭＯＳキャパシタ領域を取
囲むように、かつその断面が曲面をなして形成され、そ
の部分の表面積が大きいものとなるからである。また、
溝は浅くて良く、しかも断面が曲面をなして形成される
ことから、ＲｒＥにより細く深い溝を形成する従来構造
と異なり、メモリセル間のリーク電流の増大がなく、Ｍ
ＯＳキャパシタの耐圧も高いものとなる。またＲＩＥを
用いないから、ダメージ層が形成されず、従ってダメー
ジ層除去の工程も要らない。更にＭＯＳキャパシタ領域
周辺に溝を形成する工程は、フィールド酸化膜形成工程
で素子形成領域周辺に所定の間隙で基板露出面をもうけ
、この露出面をエツチングすればよく、工程的にも非常
に簡単である。以上のようにしてこの実施例によれば、
信頼性の高い高性能、高集積化ｄＲＡＭを突環すること
ができる。According to this embodiment, the MOS capacitor can have a large capacitance with a small occupied area even if the trench is shallow compared to a conventional structure in which a minute trench is formed inside the region. can. This is because the trench is formed so as to surround the MOS capacitor region and has a curved cross section, and the surface area of that portion is large. Also,
Since the grooves can be shallow and are formed with a curved cross section, unlike the conventional structure in which narrow and deep grooves are formed using RrE, there is no increase in leakage current between memory cells, and M
The breakdown voltage of the OS capacitor also becomes high. Furthermore, since RIE is not used, no damaged layer is formed, and therefore a process for removing the damaged layer is not required. Furthermore, the step of forming a trench around the MOS capacitor region is very simple in terms of process, as it is sufficient to create an exposed surface of the substrate at a predetermined gap around the element formation region in the field oxide film formation step, and then to etch this exposed surface. It is. According to this embodiment as described above,
It is possible to produce highly reliable, high performance, highly integrated dRAM.
本発明は上記実施例に限られず、以下に述べるように種
々変形実施することができる。ＭＯＳキャパシタ領域周
辺に溝を形成するためのエツチングは、等方性であれば
よく、例えば、弗酸と硝酸と酢酸の混合液を用いた湿式
エツチングや、プラズマエツチングを利用することがで
きる。フィールド酸化膜の形成には、上記した埋め込み
法による他、選択酸化法、例えば窒化膜をマスクとして
フィールド溝を形成して選択酸化を行なうリセスド・オ
キサイド法あるいはＳＷＡＭＩ法等を用いることができ
る。これらの方法を用いた場合、フィールド酸化後、素
子形成領域にマスクを残した状態でフィールド酸化膜を
エツチングして上記実施例と同様に素子形成領域とフィ
ールド領域の間に所定の間隙を持って基板露出面を形成
することができる。キャパシタ絶縁膜やＭＯＳトランジ
スタのゲート絶縁膜として熱酸化膜の他、Ｓｉ３Ｎ４や
Ｔａ２０５等を用いてもよいし、これらの積層膜を用い
ることもできる。キャパシタ電極の形成工程は一層の多
結晶シリコン膜で不十分であれば、二回の多結晶シリコ
ン膜堆積により確実に溝に埋込むようにしてもよい。フ
ィールド溝の側壁のテーパ角も６５度に限られるもので
はなく、例えばＲＩＥにより垂直壁を形成した場合でも
本発明を適用することができる。ＭＯＳキャパシタ領域
の周辺の溝表面積をより大きくするため、例えばこの周
辺をジグザグ・パターンとすることも有効である。また
実施例ではＭＯＳキャパシタ領域周辺全体にわたって溝
を形成したが、必要とする容山、平坦な基板領域の面積
などに応じて溝の艮ざを適当な値に選ぶことができる。The present invention is not limited to the above-mentioned embodiments, and can be implemented in various modifications as described below. The etching for forming the groove around the MOS capacitor region only needs to be isotropic, and for example, wet etching using a mixed solution of hydrofluoric acid, nitric acid, and acetic acid or plasma etching can be used. In addition to the above-described burying method, the field oxide film can be formed by a selective oxidation method such as a recessed oxide method or SWAMI method in which a field groove is formed using a nitride film as a mask and selective oxidation is performed. When these methods are used, after field oxidation, the field oxide film is etched with a mask left in the element formation area, and a predetermined gap is left between the element formation area and the field area as in the above embodiment. An exposed surface of the substrate can be formed. As the capacitor insulating film and the gate insulating film of the MOS transistor, in addition to a thermal oxide film, Si3N4, Ta205, etc. may be used, or a laminated film of these may be used. If one layer of polycrystalline silicon film is insufficient for forming the capacitor electrode, the trench may be reliably filled by depositing the polycrystalline silicon film twice. The taper angle of the side wall of the field groove is not limited to 65 degrees, and the present invention can be applied even when a vertical wall is formed by RIE, for example. In order to further increase the groove surface area around the MOS capacitor region, it is also effective to form a zigzag pattern around the MOS capacitor region, for example. Further, in the embodiment, the groove was formed all around the MOS capacitor region, but the depth of the groove can be selected to an appropriate value depending on the required capacitance, the area of the flat substrate region, etc.
第１図（ａ＞、（ｂ）、（ｃ）は本発明の一実施例のｄ
ＲＡＭの構成を示す図、第２図（ａ）（ｂ）、（ｃ）
〜第８図（ａ）、（ｂ）、（ｃ）はそのｄＲＡＭの製造
工程を説明するための図、第９図は従来のｄＲＡＭの一
例の構成を・示す図、第１０・図はそのキャパシタ溝部
を拡大しで示す図である。
１・・・ｐ“型Ｓｉ基板、２・・・酸化膜、３・・・窒
化膜（マスク）、４・・・チャネルストッパ、５・・・
フィールド酸化膜、６・・・レジスト、７・・・基板露
出面、８・・・溝、９・・・レジストマスク、１０・・
・ｎ型層、１１・・・キャパシタ絶縁膜、１２・・・キ
ャパシタ電極、１３・・・ゲート絶縁膜、１４・・・ゲ
ート電極、１５・・・ｎ＋型層、１６・・・ＣＶＤ酸化
膜、１７・・・Ａ２配線。
出願人代理人 弁理士 鈴江武彦
第９図
（ａ）
（ｂ）
第１０図FIG. 1 (a>, (b), and (c) are d of one embodiment of the present invention.
Diagram showing the configuration of RAM, Figure 2 (a), (b), (c)
- Figures 8 (a), (b), and (c) are diagrams for explaining the manufacturing process of the dRAM, Figure 9 is a diagram showing the configuration of an example of a conventional dRAM, and Figure 10 is its diagram. FIG. 3 is an enlarged view of a capacitor groove. DESCRIPTION OF SYMBOLS 1... p" type Si substrate, 2... oxide film, 3... nitride film (mask), 4... channel stopper, 5...
Field oxide film, 6... Resist, 7... Substrate exposed surface, 8... Groove, 9... Resist mask, 10...
・N-type layer, 11... Capacitor insulating film, 12... Capacitor electrode, 13... Gate insulating film, 14... Gate electrode, 15... N+ type layer, 16... CVD oxide film , 17...A2 wiring. Applicant's agent Patent attorney Takehiko Suzue Figure 9 (a) (b) Figure 10
Claims (3)
ＭＯＳトランジスタからなるメモリセルを集積して構成
される半導体記憶装置において、前記ＭＯＳキャパシタ
は、フィールド絶縁膜で囲まれた平坦な基板領域の周辺
に沿つて所定長さに亙って基板に溝が設けられ、この溝
および溝で囲まれた前記平坦な基板領域の表面に絶縁膜
を介して電極が配設されて構成されていることを特徴と
する半導体記憶装置。(1) In a semiconductor memory device configured by integrating a memory cell consisting of one MOS capacitor and one MOS transistor on a semiconductor substrate, the MOS capacitor is arranged around a flat substrate area surrounded by a field insulating film. A groove is provided in the substrate over a predetermined length along the substrate, and an electrode is provided on the surface of the flat substrate area surrounded by the groove with an insulating film interposed therebetween. Characteristic semiconductor memory device.
ＭＯＳトランジスタからなるメモリセルを集積して構成
される半導体記憶装置の製造方法であって、半導体基板
のＭＯＳキャパシタを形成すべき基板領域にマスクを形
成する工程と、前記基板のフィールド領域に前記マスク
との間に所定の間隙を有するようにフィールド絶縁膜を
形成する工程と、前記間隙に露出した基板をエッチング
して溝を形成する工程と、前記溝とこれに囲まれた基板
領域に絶縁膜を介してキャパシタ電極を形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法。(2) A method for manufacturing a semiconductor memory device configured by integrating a memory cell consisting of one MOS capacitor and one MOS transistor on a semiconductor substrate, the method comprising masking a region of the semiconductor substrate where the MOS capacitor is to be formed. forming a field insulating film in the field region of the substrate so as to have a predetermined gap between it and the mask; etching the substrate exposed in the gap to form a groove. . A method of manufacturing a semiconductor memory device, comprising the step of forming a capacitor electrode in the trench and a substrate region surrounded by the trench with an insulating film interposed therebetween.
る特許請求の範囲第２項記載の半導体記憶装置の製造方
法。(3) The method of manufacturing a semiconductor memory device according to claim 2, wherein the step of forming the groove is performed by isotropic etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263302A JPS61140169A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263302A JPS61140169A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140169A true JPS61140169A (en) | 1986-06-27 |
Family
ID=17387585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263302A Pending JPS61140169A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140169A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084746A (en) * | 1986-01-30 | 1992-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
-
1984
- 1984-12-13 JP JP59263302A patent/JPS61140169A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084746A (en) * | 1986-01-30 | 1992-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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