JPS62137862A - Manufacture of semiconductor device - Google Patents
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- JPS62137862A JPS62137862A JP60277874A JP27787485A JPS62137862A JP S62137862 A JPS62137862 A JP S62137862A JP 60277874 A JP60277874 A JP 60277874A JP 27787485 A JP27787485 A JP 27787485A JP S62137862 A JPS62137862 A JP S62137862A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特にメモリキ
ャパシタ領域に溝を設けて高集積化と高性能化を可能に
した半導体装置の製造方法に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and in particular, a method for manufacturing a semiconductor device in which a groove is provided in a memory capacitor region to enable high integration and high performance. Regarding.
〔発明の技術的背景とその問題点３
１個のＭＯＳキャパシタと１個のＭＯＳ ）−ランジス
タによりメモリセルを構成する。いわゆるＭＯ３型ダイ
ナミックＲＡＭ （ｄＲＡＭ）は高集積化の一途をたど
っている。高集積化に伴って情報を記憶するＭＯＳキャ
パシタの面積が減少し、従ってＭＯＳ キャパシタに蓄
えられる電荷の量が減少する。この結果、メモリ内容が
誤って読み出されたり、α線等の放射線によりメモリ内
容が破壊される。といった問題が生じている。[Technical Background of the Invention and its Problems 3: One MOS Capacitor and One MOS] - A memory cell is constituted by a transistor. The so-called MO3 type dynamic RAM (dRAM) is becoming increasingly highly integrated. As integration increases, the area of MOS capacitors that store information decreases, and therefore the amount of charge stored in the MOS capacitors decreases. As a result, the memory contents may be read out incorrectly, or the memory contents may be destroyed by radiation such as alpha rays. Problems such as these are occurring.
この様な間厘を解決するため、 ＭＯＳキャパシタ領域
に溝を掘って、占有面積を拡大することなく実質的に表
面積を大きくしてＭＯＳキャパシタの容量を増大させ、
以って蓄積電荷量を増大させる方法が提案されている。In order to solve this problem, a groove is dug in the MOS capacitor region to substantially increase the surface area without increasing the occupied area and increase the capacitance of the MOS capacitor.
Therefore, methods have been proposed to increase the amount of accumulated charge.
第５図はその様なｄＲＡＭの一例の２ピツ１へ分を示し
ている。（ａ）が平面図、（ｂ）はそのＡ−Ａ’断面図
である。FIG. 5 shows an example of such a dRAM in two parts. (a) is a plan view, and (b) is its AA' cross-sectional view.
図において、５１は例えばＰ型シリコン基板であり、５
２はフィールド絶縁膜である。ＭＯＳキャノ（シタは、
基板５１の一部に＠５３を掘り、この溝５３を含む領域
にゲート絶縁膜５４を介してキャパシタ電極５５を形成
して得られる。５６はＭＯＳトランジスタの 。In the figure, 51 is, for example, a P-type silicon substrate;
2 is a field insulating film. MOS Cano (Sitaha,
It is obtained by digging @53 in a part of the substrate 51 and forming a capacitor electrode 55 in a region including the groove 53 with a gate insulating film 54 interposed therebetween. 56 is a MOS transistor.
ゲート電極である。This is the gate electrode.
この様な構成とすれば、溝５３の側面をもＭＯＳキャパ
シタとして利用するため、キャパシタ容量の大きさを、
溝を掘らない場合の２〜３倍に増加させることができ、
メモリセルを微細化しても蓄積電荷が減少するのを防ぐ
ことができる９さらに、溝を利用してキャパシタ容量を
大きくする方法として第６図の様なＭＯＳキャパシタ形
成法が提案されている。それは、第５図の溝の幅で２つ
の溝を形成する方法である。第６図は、工程断面説明図
で、まず、レジスト６４を例えば第５図の溝のＭＷ３と
同じ寸法Ｗ、でパターニングする。With this configuration, the side surfaces of the groove 53 are also used as MOS capacitors, so the capacitance of the capacitor can be adjusted to
It can be increased by 2 to 3 times compared to when no trenches are dug,
Even if the memory cell is miniaturized, the stored charge can be prevented from decreasing.9Furthermore, a method for forming a MOS capacitor as shown in FIG. 6 has been proposed as a method for increasing the capacitance of a capacitor by using a trench. This is a method of forming two grooves with the width of the groove shown in FIG. FIG. 6 is a cross-sectional view showing the process. First, the resist 64 is patterned to have the same dimension W as the MW3 of the groove shown in FIG. 5, for example.
その後、下層のＭＯ５Ｌ、膜６３を例えば０２とＣＣＵ
４ガスを使って反応性イオンエツチング（ＲＩＥ）を
行なＭｅレジスト６４の側面下のＭＯ３Ｌ、膜のみを除
去し溝６５を形成する。（第６図（ｂ））。次にＭＯ３
Ｌ、をマスクとしてＳＬ基板のエツチングを通常のＲＩ
Ｅで行ない、溝６６を形成し、ＭＯ３１２膜６３除去す
る（第６図（Ｃ））。After that, the lower layer MO5L and film 63 are connected to, for example, 02 and CCU.
Reactive ion etching (RIE) is performed using 4 gases to remove only the MO3L and film under the side surfaces of the Me resist 64 to form a groove 65. (Figure 6(b)). Next MO3
The etching of the SL substrate is performed using normal RI using L as a mask.
A groove 66 is formed and the MO312 film 63 is removed (FIG. 6(C)).
このときレジスト幅Ｖ、は例えば１．２−３Ｌ基板の溝
６６の幅は０．２ｔｍ程度である。At this time, the resist width V is, for example, 1.2-3L, and the width of the groove 66 on the substrate is about 0.2 tm.
この後、溝６６を含む領域にゲート絶縁膜６７を介して
キャパシタ電極６８を形成してＭＯＳキャパシタを形成
する。Thereafter, a capacitor electrode 68 is formed in a region including the trench 66 via a gate insulating film 67 to form a MOS capacitor.
この様な構成にすれば、第５図の場合より同じ溝領域の
幅Ｗ、で、大きなキャパシタ容量（約１．５倍）が得ら
れる。しかし、この場合も、溝の幅Ｗ３はリソグラフィ
ーの限界より小さくできない。With this configuration, a larger capacitor capacity (approximately 1.5 times) can be obtained with the same width W of the groove region than in the case of FIG. However, even in this case, the width W3 of the groove cannot be made smaller than the limit of lithography.
このため溝の側面の最大間隔Ｗ、が従来の間隔Ｗ３より
大きくなり、キャパシタ容量な増大したが。For this reason, the maximum distance W between the side surfaces of the grooves has become larger than the conventional distance W3, and the capacitance of the capacitor has increased.
メモリセル面積は大きくなってしまうという重大な問題
がある。There is a serious problem that the memory cell area becomes large.
本発明は以上の点に鑑みなされたものであり。 The present invention has been made in view of the above points.
高性能化、高集積化に適した半導体記憶装置の製造方法
を提供するものである。The present invention provides a method for manufacturing a semiconductor memory device suitable for high performance and high integration.
即ち本発明は、半導体基板の主面に第１のマスク層を形
成する工程と、このマスク層に開口部を設ける工程と、
この開口部の内壁に自己整合脱を形成すると共に開口部
の窪みを第２のマスク層で埋め込む工程と、第１、第２
のマイク層間の前記自己整合脱をエツチング除去する工
程と、第１、第２のマスク層を用いて半導体基板に溝を
形成する工程と、この溝に絶縁薄膜を介してＭＯＳキノ
（シタ電極を形成する工程とを備えた事を特徴とする。That is, the present invention includes a step of forming a first mask layer on the main surface of a semiconductor substrate, a step of providing an opening in this mask layer,
forming a self-aligned groove on the inner wall of the opening and burying the recess of the opening with a second mask layer;
a step of etching away the self-alignment between the microphone layers; a step of forming a groove in the semiconductor substrate using the first and second mask layers; It is characterized by comprising a step of forming.
本発明によれば、従来のＭＯＳキャパシタ領域の溝の側
壁に沿って溝を帯状に自己整合で形成できるため、約１
．５倍のキャパシタ容量が得られメモリの高性能化が達
成できる。According to the present invention, since the trench can be formed in a band-like self-alignment manner along the sidewall of the trench in the conventional MOS capacitor region, approximately 1
．． Capacitor capacity can be increased five times, and memory performance can be improved.
さらに、同じキャパシタ容量を達成するのに、溝の幅を
リソグラフィの制限より小さくできることから、メモリ
セル面積を従来の溝型キャパシタセルよりも小さく出来
、高集積化がはかれる。また、同じキャパシタ容量、同
じセル面桔の場合、溝の深さが約２／３で済み、製造工
程を容易にし素子の歩留りを著しく向とさせることがで
きるなどの特徴がある。Furthermore, since the width of the trench can be made smaller than the lithography limit while achieving the same capacitor capacity, the memory cell area can be made smaller than that of a conventional trench-type capacitor cell, allowing for higher integration. Further, in the case of the same capacitor capacity and the same cell surface, the depth of the groove can be reduced to about 2/3, which facilitates the manufacturing process and significantly improves the yield of the device.
以下、本発明の一実施例を図面を参照して説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図（ａ）は、一実施例のｄｒｔＡＭの平面図であり
、同図（ｂ）はそのＡ−Ａ’断面図である。第２図（、
＋）〜（ｆ）は第１図（ｂ）に対応する製造工程断面図
である。FIG. 1(a) is a plan view of drtAM of one embodiment, and FIG. 1(b) is a sectional view taken along line AA'. Figure 2 (,
+) to (f) are manufacturing process cross-sectional views corresponding to FIG. 1(b).
第２図（ａ）に示すように、Ｐ型シリコン基板１１上に
素子分離用のフィールド酸化膜１２を例えば１卯程度形
成した後、シリコン基板１１の表面に熱酸化膜】３を例
えば１０００人形成する。次に、例えばＣＶＤ ＳｉＯ
□膜１４をシリコン基板上全面に例えば４０００人程度
堆積する。その後、例えば多結晶シリコン膜１５を約４
０００堆積度堆積し、通常の写真食刻法により、メモリ
キャパシタ形成領域のうち少なくとも溝を形成する領域
を除いてレジストでおおい、例えばＩｔＩＥを使って少
なくとも溝を形成する領域の多結晶シリコン膜１５をエ
ツチング除去し、段差１６を形成する。このとき段差の
幅Ｗ１はリソグラフィーの限界まで小さくできる。As shown in FIG. 2(a), after a field oxide film 12 for element isolation is formed, for example, about 1 square meter on a P-type silicon substrate 11, a thermal oxide film [3] is deposited on the surface of the silicon substrate 11 by, for example, 1000 people. Form. Next, for example, CVD SiO
□The film 14 is deposited over the entire surface of the silicon substrate by, for example, about 4,000 layers. After that, for example, the polycrystalline silicon film 15 is
The polycrystalline silicon film 15 is deposited at a deposition rate of 0.000, and is covered with a resist using a conventional photolithography method except for at least the area where a groove is to be formed in the memory capacitor formation area, and is then coated with a resist using, for example, ItIE to form a polycrystalline silicon film 15 at least in the area where the groove is to be formed. is removed by etching to form a step 16. At this time, the width W1 of the step can be reduced to the limit of lithography.
次に全面に例えばシリコン窒化膜１７を例えば２０００
人堆積し全面にＲＩＥを使って異方性エラチン６グを行
ない。多結晶シリコン収１５の側面にのみシリコン窒化
膜１７を残置する。その後例えばレジスト膜１８を回転
塗布し、平坦化する（第２図（ｂ））。Next, a silicon nitride film 17 of, for example, 2,000 yen is applied to the entire surface.
Anisotropic etching was performed on the entire surface using RIE. A silicon nitride film 17 is left only on the side surfaces of the polycrystalline silicon layer 15. Thereafter, for example, a resist film 18 is applied by rotation and flattened (FIG. 2(b)).
次に、レジスト膜１８をＲＩＥを使い表面からエッチグ
していき、窒化シリコン膜１７を露出させる（第２図（
Ｃ））。Next, the resist film 18 is etched from the surface using RIE to expose the silicon nitride film 17 (see FIG.
C)).
次に露出した窒化シリコン膜１７を例えばＣＦ４ と０
２ガスを使った化学的ドライエツチグ法（ＯＤＥ法）で
等方的にエツチング除去する（第２図（ｄ）） 。Next, the exposed silicon nitride film 17 is coated with, for example, CF4 and 0.
The film is removed by isotropic etching using a chemical dry etching method (ODE method) using two gases (Figure 2(d)).
次に多結晶シリコン膜１５とレジスト膜１８をマスクと
して下地のＣＶＤ Ｓｉｎ、膜１４及び熱酸化膜１３を
例えばＲＩＩＥを用いてエツチングしつづいて、少なく
ともＣＶＤ ５ｉｎ２膜１４と熱酸化膜１３をマスクと
して例えば塩素ガスを用いたＲＩＥでシリコン基板を異
方性的にエツチングし、約２０００人幅に細い溝１９を
形成する（第２図（ｅ））。このとき溝１９の幅Ｗ２は
リソグラフィーの限界より小さく形成できている。Next, using the polycrystalline silicon film 15 and resist film 18 as masks, the underlying CVD Sin, film 14, and thermal oxide film 13 are etched using, for example, RIIE, and at least the CVD 5in2 film 14 and thermal oxide film 13 are used as masks. For example, the silicon substrate is etched anisotropically by RIE using chlorine gas to form a narrow groove 19 about 2000 mm wide (FIG. 2(e)). At this time, the width W2 of the groove 19 is smaller than the limit of lithography.
次に、この溝１９を含む領域にゲート絶縁膜２０を介し
て例えばリンをドープした多結晶シリコンからなるキャ
パシタ電極２１を形成し、さらに、ＭＯＳトランジスタ
のゲート電極２２をゲート絶縁膜を介して形成する（第
２図（ｆ）） 。Next, a capacitor electrode 21 made of, for example, phosphorous-doped polycrystalline silicon is formed in a region including this groove 19 via a gate insulating film 20, and furthermore, a gate electrode 22 of a MOS transistor is formed via a gate insulating film. (Figure 2(f)).
この後は例えばヒ素のイオン注入によりＭＯＳ トラン
ジスタのソース・ドレインとなるｎ型不純物層２３が形
成される。ゲート電極２２はワード線として用いられる
。またキャパシタ電極２１は全メモリセルについて共通
電位が与えられるようになっている。さらにこの後図示
されていないが全面をＣＶＤ ５ｉｎ２膜でおおい、こ
れに必要なコンタクト孔を開けて各メモリセルのドレイ
ン領域をワード線と直交する方向にビット線となる例え
ばＡＱ 配線を配設してｄＲＡＭが完成する。Thereafter, an n-type impurity layer 23, which will become the source and drain of the MOS transistor, is formed by ion implantation of, for example, arsenic. Gate electrode 22 is used as a word line. Further, a common potential is applied to the capacitor electrode 21 for all memory cells. Further, although not shown in the drawings, the entire surface is covered with a CVD 5in2 film, the necessary contact holes are opened for this, and the drain region of each memory cell is arranged with, for example, an AQ wiring that will become a bit line in a direction perpendicular to the word line. dRAM is completed.
このようにして本実施例によれば、従来のＭＯＳキャパ
シタ領域の薄の側壁に沿って溝を帯状に自己整合で形成
できる。このため、もし同じキャパシタ容量を保つため
には、同じメモリセル面積でも溝の深さは約２７３で良
い（第３図）。第３図は。In this manner, according to this embodiment, a groove can be formed in a band-like manner along the thin sidewall of a conventional MOS capacitor region in a self-aligned manner. Therefore, if the capacitor capacity is to be kept the same, the depth of the trench may be approximately 273mm even if the memory cell area is the same (FIG. 3). Figure 3 is.
ｄ１＝３虜とした時、本発明で同じ容量（４０Ｆ、ｔａ
ｘ＝１００人）を得ることが出来溝の深さｄ２を示した
ものである。本実施例によりメモリセル面積を小さく出
来、高性能化、高集積化を図ることができる。When d1=3, the present invention has the same capacity (40F, ta
x = 100 people) is obtained, which indicates the depth d2 of the groove. According to this embodiment, the memory cell area can be reduced, and higher performance and higher integration can be achieved.
次に本発明の他の実施例を図面を参照して説明する。Next, other embodiments of the present invention will be described with reference to the drawings.
第３図（ａ）〜（ｆ）は第１図（ｂ）に対応する製造工
程断面図である。3(a) to 3(f) are manufacturing process cross-sectional views corresponding to FIG. 1(b).
まず、Ｐ型シリコン基板１１上に素子分離用のフィール
ド酸化膜１２を例えば１１程度形成した後、シリコン基
板１１の表面に熱酸化膜１３を例えば１０００人形成す
る。次に例えばＣＶＤ ＳｉＯ□膜１４をシリコン基板
上全面に例えば４０００人程度堆積する。その後例えば
多結晶シリコン膜１５を約４０００堆積度堆積し。First, for example, about 11 field oxide films 12 for element isolation are formed on a P-type silicon substrate 11, and then, for example, 1000 thermal oxide films 13 are formed on the surface of the silicon substrate 11. Next, for example, a CVD SiO□ film 14 is deposited on the entire surface of the silicon substrate by, for example, about 4,000 layers. Thereafter, for example, a polycrystalline silicon film 15 is deposited to a depth of about 4,000.
通常の写真食刻法によりメモリキャパシタ形成領域のう
ち少なくとも溝を形成する領域を除いてしシストでおお
い１例えばＲＩＥを使って少なくとも溝を形成する領域
の多結晶シリコン膜１５をエツチング除去し、段差１６
を形成する（第３図（ａ））。At least the area where the groove is to be formed in the memory capacitor formation area is removed by ordinary photolithography, and then covered with a cyst. 16
(Fig. 3(a)).
段差の幅Ｗ□はリングラフィの限界まで小さくできる。The width W□ of the step can be made as small as the limit of phosphorography.
次に全面に例えばシリコン窒化膜１７を溝を形成したい
幅だけ、例えば約２０００人幅度堆積する。その後、例
えばレジスト膜１８を回転塗布し、基板表面、特に段差
１６を含む領域を平坦化する（第３図（ｂ））。Next, a silicon nitride film 17, for example, is deposited on the entire surface by the width desired to form a groove, for example, about 2,000 widths. Thereafter, for example, a resist film 18 is spin-coated to planarize the substrate surface, particularly the area including the step 16 (FIG. 3(b)).
次にレジスト膜１８をＲＩＥを使い表面からエツチング
していきシリコン窒化膜１７を露出させる（第３図（Ｃ
））。Next, the resist film 18 is etched from the surface using RIE to expose the silicon nitride film 17 (see Fig. 3 (C).
)).
次に露出したシリコン窒化膜１７を多結晶シリコン膜１
５とレジスト膜１８をマスクとして例えばＣＦ４と０２
ガスを使った化学的ドライエツチング法（ＣＤＥ法）で
等方的にエツチング除去し、ＣＶＤ Ｓｉｎ、膜１４を
露出させる（第３図（ｄ）） 。Next, the exposed silicon nitride film 17 is replaced with the polycrystalline silicon film 1.
5 and the resist film 18 as a mask, for example, CF4 and 02
The CVD Sin film 14 is removed by isotropic etching using a chemical dry etching method (CDE method) using gas (FIG. 3(d)).
次に多結晶シリコン膜１５とレジスト膜１８をマスクと
して下地のＣＶＤ ５ｉｎ２膜１４及び熱酸化膜１３を
例えばＲＩＥを用いてエツチング除去し溝を形成する領
域のシリコン基板１１を露出させる。Next, using the polycrystalline silicon film 15 and resist film 18 as masks, the underlying CVD 5in2 film 14 and thermal oxide film 13 are etched away using, for example, RIE to expose the silicon substrate 11 in the region where the groove is to be formed.
その後、少なくともＣＶＤ ５ｉｎ２膜１４をマスクと
して例えば塩素ガスを用いたｌＩＩ［Ｅでシリコン基板
１１を異方性的にエツチングし、約２０００人幅の細い
溝１９を形成する（第３図（ｅ））。Thereafter, using at least the CVD 5in2 film 14 as a mask, the silicon substrate 11 is anisotropically etched using, for example, III[E] using chlorine gas to form a narrow groove 19 about 2000 mm wide (FIG. 3(e)). ).
このとき溝１９の幅はシリコン窒化膜の膜厚によって決
定される。すなわち、溝の間隔Ｗ２はリソグラフィによ
り制限されない。At this time, the width of the groove 19 is determined by the thickness of the silicon nitride film. That is, the groove interval W2 is not limited by lithography.
次にこの溝１９を含む領域にゲート絶縁膜２０を介して
例えばリンをドープした多結晶シリコンからなるキャパ
シタ電極２１を形成し、さらに、 ＭＯＳ トランジス
タのゲート電極２２を、ゲート絶縁膜を介して形成する
（第３図（ｆ））。Next, a capacitor electrode 21 made of, for example, phosphorous-doped polycrystalline silicon is formed in a region including this groove 19 via a gate insulating film 20, and further, a gate electrode 22 of a MOS transistor is formed via a gate insulating film. (Figure 3(f)).
この後は第２図で説明したと同様にしてヒ素のイオン注
入によりＭＯＳ ）−ランジスタのソース・ドレインと
なるｎ型不純物層２３が形成される。ゲート電極２２は
ワード線として用いられる。またキャパシタ電極２１は
全メモリセルについて共通電位が与えられるようになっ
ている。さらにこの後全面をＣＶＤ ５ｉｎ２膜でおお
い、二五に必要なコンタクト孔を開けて各メモリセルの
ドレイン領域をワード線と直交する方向にビット線とな
る例えばＡＩ２配線を配設してｄＲＡＭが完成する。Thereafter, an n-type impurity layer 23 which will become the source and drain of the MOS transistor is formed by arsenic ion implantation in the same manner as described with reference to FIG. Gate electrode 22 is used as a word line. Further, a common potential is applied to the capacitor electrode 21 for all memory cells. After this, the entire surface is covered with a CVD 5in2 film, the necessary contact holes are opened in 25, and the drain region of each memory cell is placed with, for example, an AI2 wiring that will become a bit line in a direction perpendicular to the word line, completing the dRAM. do.
本発明は上記実施例に限られるものではない。The present invention is not limited to the above embodiments.
例えば、キャパシタゲート酸化膜として、熱酸化膜によ
るものの他、酸化膜と窒化膜の積層構造であって、その
表面を酸化したもの、シリコン以外の酸化膜あるいは窒
化膜のみなどを用いることも可能である。For example, as the capacitor gate oxide film, in addition to a thermal oxide film, it is also possible to use a layered structure of an oxide film and a nitride film with the surface oxidized, or an oxide film other than silicon or only a nitride film. be.
また電極材料としてに０などの高融点金属あるい゛は、
そのシリサイドなどを用いることができる。In addition, as an electrode material, high melting point metal such as zero or
Its silicide etc. can be used.
その池水発明は、その趣旨を逸脱しない範囲で種々変形
実施することができる。The pond water invention can be modified in various ways without departing from its spirit.
第１図は本発明の一実施例のｄＲＡＭの構成を示すもの
で（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ ’断面図
、第２図（ａ）〜（ｆ）は、第１図（ｂ）に対応する製
造工程断面図、第３図は効果を示す図、第４図（ａ）〜
（ｆ）は他の実施例の製造工程断面図、第５図（ａ）は
従来のｄＲＡＭの平面図、第５図（ｂ）はそのＡ−Ａ
’断面図、第６図（ａ）〜（ｄ）は、従来例の工程断面
図である。
図において。
１１・・・Ｐ型シリコン基板 １２．１３・・・酸化膜
１８・・・レジスト膜 １４・・・ＣＶＤ酸化膜
１７・・・シリコン窒化膜
１９・・・シリコン基板中の溝
２０・・・キャパシタゲート酸化膜
２１・・・キャパシタ電極 ２２・・・ゲート電極１
５・・・多結晶シリコン膜
代理人 弁理士 則 近 憲 佑
同 竹 花 喜久男
（ｃＬ）
第 ｌ 図
第 ２ 図
０．５ ／、０
／−５第３図
（Ｃ）
（ｃＬ）
第 ４ 図
（ｅ）
（ｆン
第 ４ 図
（ｃＬ）
第 ５ 図FIG. 1 shows the configuration of a dRAM according to an embodiment of the present invention, in which (a) is a plan view, (b) is a sectional view taken along line AA' in (a), and FIGS. 2 (a) to (f) is a sectional view of the manufacturing process corresponding to FIG. 1(b), FIG. 3 is a diagram showing the effect, and FIG. 4(a) to
(f) is a sectional view of the manufacturing process of another embodiment, FIG. 5(a) is a plan view of the conventional dRAM, and FIG. 5(b) is the A-A
'Cross-sectional views, FIGS. 6(a) to 6(d) are process cross-sectional views of a conventional example. In fig. 11... P-type silicon substrate 12.13... Oxide film 18... Resist film 14... CVD oxide film 17... Silicon nitride film 19... Groove in silicon substrate 20... Capacitor Gate oxide film 21... Capacitor electrode 22... Gate electrode 1
5...Polycrystalline silicon film agent Patent attorney Nori Chika Yudo Kikuo Takehana (cL) Figure l Figure 2 Figure 0.5 /, 0
/-5 Fig. 3 (C) (cL) Fig. 4 (e) (f) Fig. 4 (cL) Fig. 5
Claims (7)
程と、このマスク層に開口部を設ける工程と、この開口
部の内壁に自己整合膜を形成すると共に開口部の窪みを
第２マスク層で埋め込む工程と、第１、第２のマスク層
間の前記自己整合脱をエッチング除去する工程と、第１
、第２のマスク層を用いて半導体基板に溝を形成する工
程と、この溝に絶縁薄膜を介してＭＯＳキャパシタ電極
を形成する工程とを備えた事を特徴とする半導体装置の
製造方法。(1) A step of forming a first mask layer on the main surface of the semiconductor substrate, a step of forming an opening in this mask layer, forming a self-aligned film on the inner wall of the opening, and forming a recess in the opening. a step of embedding with two mask layers; a step of etching away the self-alignment gap between the first and second mask layers;
A method for manufacturing a semiconductor device, comprising: forming a groove in a semiconductor substrate using a second mask layer; and forming a MOS capacitor electrode in the groove via an insulating thin film.
を形成し、第１、第２のマスク層を前記絶縁層にパター
ン変換してから半導体基板に溝を形成する事を特徴とす
る前記特許請求の範囲第１項記載の半導体装置の製造方
法。(2) Forming a first macaque layer on the surface of the semiconductor substrate via an insulating layer, pattern-converting the first and second mask layers to the insulating layer, and then forming a groove in the semiconductor substrate. A method for manufacturing a semiconductor device according to claim 1.
記特許請求の範囲第２項記載の半導体装置の製造方法。(3) The method for manufacturing a semiconductor device according to claim 2, wherein the insulating layer is a silicon oxide film.
、全面を異方性エッチングして自己整合膜を形成する事
を特徴とする前記特許請求の範囲第１項記載の半導体装
置の製造方法。(4) The semiconductor according to claim 1, wherein an insulating film is deposited covering the opening of the first mask layer, and the entire surface is anisotropically etched to form a self-aligned film. Method of manufacturing the device.
マスク層をこの順に全面形成し、これをエッチバックし
て前記絶縁により開口部の側壁と共に底部をおおう自己
整合膜を形成する事を特徴とする前記特許請求の範囲第
１項記載の半導体装置の製造方法。(5) An insulating film and a second mask layer are formed on the entire surface in this order to cover the opening of the first mask layer, and this is etched back to form a self-aligned film that covers the sidewall and bottom of the opening with the insulation. 2. A method of manufacturing a semiconductor device according to claim 1, further comprising: forming a semiconductor device.
前記特請求の範囲第１項記載の半導体装置製造方法。(6) The method for manufacturing a semiconductor device according to claim 1, wherein the second mask layer is a fluid film.
シリコン窒化膜、第２のマスク層がレジスト膜である事
を特徴とする前記特許請求の範囲第４項又は第５項記載
の半導体装置の製造方法。(7) The first mask layer is polycrystalline silicon, the self-aligned film is a silicon nitride film, and the second mask layer is a resist film. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277874A JPH0682796B2 (en) | 1985-12-12 | 1985-12-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP60277874A JPH0682796B2 (en) | 1985-12-12 | 1985-12-12 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137862A true JPS62137862A (en) | 1987-06-20 |
| JPH0682796B2 JPH0682796B2 (en) | 1994-10-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277874A Expired - Fee Related JPH0682796B2 (en) | 1985-12-12 | 1985-12-12 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0682796B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510286A (en) * | 1994-07-14 | 1996-04-23 | Hyundai Electronics Industries Co., Ltd. | Method for forming narrow contact holes of a semiconductor device |
| US5998287A (en) * | 1994-06-13 | 1999-12-07 | United Microelectronics Corp. | Process for producing very narrow buried bit lines for non-volatile memory devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197137A (en) * | 1983-04-25 | 1984-11-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6032355A (en) * | 1983-08-03 | 1985-02-19 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1985
- 1985-12-12 JP JP60277874A patent/JPH0682796B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59197137A (en) * | 1983-04-25 | 1984-11-08 | Fujitsu Ltd | Manufacture of semiconductor device |
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| US5510286A (en) * | 1994-07-14 | 1996-04-23 | Hyundai Electronics Industries Co., Ltd. | Method for forming narrow contact holes of a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682796B2 (en) | 1994-10-19 |
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