JPS6113785A - 時間軸エラ−補正装置 - Google Patents
時間軸エラ−補正装置Info
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- JPS6113785A JPS6113785A JP59133123A JP13312384A JPS6113785A JP S6113785 A JPS6113785 A JP S6113785A JP 59133123 A JP59133123 A JP 59133123A JP 13312384 A JP13312384 A JP 13312384A JP S6113785 A JPS6113785 A JP S6113785A
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- circuit
- signal
- video signal
- clock
- speed error
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は映像信号の時間軸変動を補正する時間軸エラー
補正装置に関する。
補正装置に関する。
VTRなどの磁気録画再生装置、あるいはビデオディス
クなどの映像再生装置などでは、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に一時間軸変動を生じる。ゆるやか
に変動する場合には再生画面上でゆらぎ(いわゆるジッ
タ)となって現われる。一方、時間軸に急激な変化があ
る場合にはくねり(いわゆるスキー−歪)などの現象と
なって現われ、再生画の安定性を著しく損なう問題を本
質的に持っている。
クなどの映像再生装置などでは、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に一時間軸変動を生じる。ゆるやか
に変動する場合には再生画面上でゆらぎ(いわゆるジッ
タ)となって現われる。一方、時間軸に急激な変化があ
る場合にはくねり(いわゆるスキー−歪)などの現象と
なって現われ、再生画の安定性を著しく損なう問題を本
質的に持っている。
この4間軸変動の補正方法として、例えば日本放送出版
協会、放送技術双書第5巻VTR技術第6章に記載され
ている時間軸補正装置が従来から公知である。
協会、放送技術双書第5巻VTR技術第6章に記載され
ている時間軸補正装置が従来から公知である。
しかし上記従来例では負帰還制御によるAFC系を用い
ているため、時間軸変動の周波数が高かったり、スキュ
ーのように急激な時間軸変動が発生したりすると本質的
に追従誤差を生じ、時間軸変動が補正されずに残留して
しまう問題がある。また、その補正能力を高めるために
AFC系の応答速度を高めると入力映像信号に含まれる
ノイズにも敏感に応答しやすくなって、逆にAFC系が
擾乱されるなど著しく動作が不安定になる問題がある。
ているため、時間軸変動の周波数が高かったり、スキュ
ーのように急激な時間軸変動が発生したりすると本質的
に追従誤差を生じ、時間軸変動が補正されずに残留して
しまう問題がある。また、その補正能力を高めるために
AFC系の応答速度を高めると入力映像信号に含まれる
ノイズにも敏感に応答しやすくなって、逆にAFC系が
擾乱されるなど著しく動作が不安定になる問題がある。
さらに、AFC系の応答速度を高めた時には時間軸変動
量が増大した場合にAFC系が同期引込み範囲から逸脱
してし7まい、もはや時間軸補正が不能になるなどの問
題を有していた。
量が増大した場合にAFC系が同期引込み範囲から逸脱
してし7まい、もはや時間軸補正が不能になるなどの問
題を有していた。
本発明の目的は、上記した問題点を除き、スキュー歪や
周波数の高い時間軸変動をも安定にかつ確実に除去可能
な時間軸エラー補正装置を提供することKある。
周波数の高い時間軸変動をも安定にかつ確実に除去可能
な時間軸エラー補正装置を提供することKある。
本発明は上記の目的を達成するために、時間軸変動を含
む映像信号の速度エラーを検出し、その検出信号により
発振回路の発振周波数全周波数変調し、またその発振出
力を入力映像信号に含まれる同期情報に瞬時瞬時位相同
期させ、その出力信号をもって再生映像信号のサンプリ
ング口・ツクとなすことを特徴とする。
む映像信号の速度エラーを検出し、その検出信号により
発振回路の発振周波数全周波数変調し、またその発振出
力を入力映像信号に含まれる同期情報に瞬時瞬時位相同
期させ、その出力信号をもって再生映像信号のサンプリ
ング口・ツクとなすことを特徴とする。
以下、本発明を図面を用い詳細に説明する。
第1図は本発明による時間軸エラー補正装置のブロフク
図を示しており、第2図はその各部波形図を示す。
図を示しており、第2図はその各部波形図を示す。
第1図において10は時間軸エラーを含む映像信号の入
力端子、20は時間軸エラーを補正した映像信号の出力
端子、11は低域通過ろ波器(以下LpFと記す)、1
2はクランプ回路、13はAD変換器、14はランダム
アクセスメモリ(以下RAMと記す)、15はDA変換
器、16はLpF、17は加算回路、30は同期分離回
路、31は遅延回路32は書込みクロック発生回路、易
は書込みアドレス発生回路、34は速度エラー検出回路
、40は読取シクロツク発生回路、41は読取シアドレ
ス発生回路、42は基準同期信号発生回路、43は遅延
回路、44は基準垂直同期信号の出力端子、である。
力端子、20は時間軸エラーを補正した映像信号の出力
端子、11は低域通過ろ波器(以下LpFと記す)、1
2はクランプ回路、13はAD変換器、14はランダム
アクセスメモリ(以下RAMと記す)、15はDA変換
器、16はLpF、17は加算回路、30は同期分離回
路、31は遅延回路32は書込みクロック発生回路、易
は書込みアドレス発生回路、34は速度エラー検出回路
、40は読取シクロツク発生回路、41は読取シアドレ
ス発生回路、42は基準同期信号発生回路、43は遅延
回路、44は基準垂直同期信号の出力端子、である。
第2図において、αは時間軸エラーを含む映像信号を示
す。
す。
端子10より入力きれた第2図αに示す映像信号αId
LPF11、クランプ回路12を介してAD変換器13
に入力される。LppllではAD変換器13でのサン
プリングによる折返し雑音が生じないように映像信号α
の帯域をサンプリング周波数の1/2以下となるように
し、クランプ回路12ではペデスタルレベルを一定電位
に固定する。
LPF11、クランプ回路12を介してAD変換器13
に入力される。LppllではAD変換器13でのサン
プリングによる折返し雑音が生じないように映像信号α
の帯域をサンプリング周波数の1/2以下となるように
し、クランプ回路12ではペデスタルレベルを一定電位
に固定する。
映像信号α中、テレビ画面上に映し出されるのは第2図
αの波形中に示すAからBまでの映像内容を伝送する期
間(以下この期間の信号を映像情報信号と呼ぶ)でsb
、BからA′までの期間は水平ブランキング期間であシ
、画面上には映出されない。
αの波形中に示すAからBまでの映像内容を伝送する期
間(以下この期間の信号を映像情報信号と呼ぶ)でsb
、BからA′までの期間は水平ブランキング期間であシ
、画面上には映出されない。
一方、映像信号αは同期分離回路30にも入力され、水
平走査に基づく同期情報VH5及び垂直走査に基づく同
期情報WVSが分離出力される。
平走査に基づく同期情報VH5及び垂直走査に基づく同
期情報WVSが分離出力される。
回路30で分離出力された水平同期情報FMSは遅延回
路31を経て書込みクロック発生回路32に入力される
。
路31を経て書込みクロック発生回路32に入力される
。
遅延回路31はたとえばモノマルチバイブレータより成
り、第2図すに示すように水平同期情報WIISを位置
Afで時間τ遅延する。
り、第2図すに示すように水平同期情報WIISを位置
Afで時間τ遅延する。
第2図Cは第1図の書込みクロック発生回路32の出力
信号Cを示しており、第2図すに示す遅延した水平同期
情報すの立下りエツジに位相同期して発振を開始し、信
号すが低レベルC以下”L′と記す)の期間は発振を継
続する。そして信号すが高レベル(以下”H′と記す)
になると発振を停止する。信号すは書込みクロックCの
発振開始点を制御するので以下書込みスタートパルスと
呼ぶ。
信号Cを示しており、第2図すに示す遅延した水平同期
情報すの立下りエツジに位相同期して発振を開始し、信
号すが低レベルC以下”L′と記す)の期間は発振を継
続する。そして信号すが高レベル(以下”H′と記す)
になると発振を停止する。信号すは書込みクロックCの
発振開始点を制御するので以下書込みスタートパルスと
呼ぶ。
また、水平同期情報IF’BSは速度エラー検出回路3
4に入力され、速度エラー検出信号VEは書込みクロッ
ク発生回路32に入力される。
4に入力され、速度エラー検出信号VEは書込みクロッ
ク発生回路32に入力される。
書込みクロック発生回路32の発振周波数は書込みクロ
ックCの周波数と後述する読取りクロツクdの周波数が
平均的に一致するように設定する。書込みクロック発生
回路32は電圧制御発振器より成り、その電圧制御端子
には速度エラー検出信号VEが入力される。そして速度
エラー検出信号VEに応じ、書込みクロックCの周波数
は変調を受ける。映像信号αが時間軸エラーを有してい
て伸長した場合には書込みクロックCの周波数は下げら
れ、短縮された場合には上げられる。
ックCの周波数と後述する読取りクロツクdの周波数が
平均的に一致するように設定する。書込みクロック発生
回路32は電圧制御発振器より成り、その電圧制御端子
には速度エラー検出信号VEが入力される。そして速度
エラー検出信号VEに応じ、書込みクロックCの周波数
は変調を受ける。映像信号αが時間軸エラーを有してい
て伸長した場合には書込みクロックCの周波数は下げら
れ、短縮された場合には上げられる。
上記のようにして得られた書込みクロックCはAD変換
器16、書込みアドレス発生回路33に入力される。A
D変換器13では書込みクロックCに従い、第2図αに
示す再生映像信号αを位置AからBまでの期間AD変換
する。書込みクロックCを用いて再生映像信号αをサン
プリングすれば、画面上でのサンプリング点の位置をそ
ろえることができる。
器16、書込みアドレス発生回路33に入力される。A
D変換器13では書込みクロックCに従い、第2図αに
示す再生映像信号αを位置AからBまでの期間AD変換
する。書込みクロックCを用いて再生映像信号αをサン
プリングすれば、画面上でのサンプリング点の位置をそ
ろえることができる。
書込みアドレス発生回路33はカウンタ回路より成り、
書込みクロックCが停止している期間に水平同期情報W
H5に基づく信号により上記カウンタをクリアし、位置
Aからカウントを開始し所定値となる位置Bでカウント
を停止するように構成しである。このカウンタの値をデ
ータアドレス信号としてRAM1aに与える。
書込みクロックCが停止している期間に水平同期情報W
H5に基づく信号により上記カウンタをクリアし、位置
Aからカウントを開始し所定値となる位置Bでカウント
を停止するように構成しである。このカウンタの値をデ
ータアドレス信号としてRAM1aに与える。
また、1?AM1aは一水平走査を一単位とした複数の
ラインメモリから成っておシ、どのラインメモリにデー
タを記憶するかは、書込みアドレス発生回路33で作ら
れるラインアドレス信号で制御し、ラインメモリ内のデ
ータの格納位置は前記データアドレス信号で制御する。
ラインメモリから成っておシ、どのラインメモリにデー
タを記憶するかは、書込みアドレス発生回路33で作ら
れるラインアドレス信号で制御し、ラインメモリ内のデ
ータの格納位置は前記データアドレス信号で制御する。
ラインアドレス信号は水平同期情報FEEに同期して変
化し、垂面同期情報WVSに基づいて形成した垂直ブラ
ンキング信号によりリセットされる。
化し、垂面同期情報WVSに基づいて形成した垂直ブラ
ンキング信号によりリセットされる。
以上のようにして、AD変換された映像情報信号をRA
M14の所定位置に格納することができる。従って、R
AM 1aに格納された信号をクリスタル発振器などで
作られた安定なりロック信号で読取ることにより、時間
軸エラーの除去された映像信号を得ることができる。
M14の所定位置に格納することができる。従って、R
AM 1aに格納された信号をクリスタル発振器などで
作られた安定なりロック信号で読取ることにより、時間
軸エラーの除去された映像信号を得ることができる。
次に読取りの方法について説明する。読取りクロック発
生回路40はクリスタル等を用いた安定な連続信号を発
生する発振器より成り′、この基準発振出力は基準同期
信号発生回路42に入力され、安定な基準同期信号を生
成する。
生回路40はクリスタル等を用いた安定な連続信号を発
生する発振器より成り′、この基準発振出力は基準同期
信号発生回路42に入力され、安定な基準同期信号を生
成する。
同期信号発生回路42で作られた基準水平同期信号RH
5は遅延回路31の遅延時間τとほぼ同じ遅延時間を有
する遅延回路43を介して読取りクロック発生回路40
に入力される。読取りクロック発生回路40では遅延回
路43の出力信号をゲート信号とし第2図dに示すよう
に、基準水平同期信号RH5から時間τの間クロック信
号を停止する読取りクロックdを生成し、読取りアドレ
ス発生回路41とDA変換器15に入力する。
5は遅延回路31の遅延時間τとほぼ同じ遅延時間を有
する遅延回路43を介して読取りクロック発生回路40
に入力される。読取りクロック発生回路40では遅延回
路43の出力信号をゲート信号とし第2図dに示すよう
に、基準水平同期信号RH5から時間τの間クロック信
号を停止する読取りクロックdを生成し、読取りアドレ
ス発生回路41とDA変換器15に入力する。
読取シアドレス発生回路41は書込みアドレス発生回路
33と同様にカウンタ回路で構成されている。RAM1
4を構成するラインメモリを選択するラインアドレスは
回路42からの垂直同期信号RVSに基づいて形成した
垂直ブチンキング信号によりリセットされる。また、−
ラインメモリ内のデータアドレス信号は読取シクロツク
dが停止している期間に水平同期信号RH5に基づく信
号でカラン“りはクリアされる。読取シクロツクdが入
力されるとカウントを開始し、カウンタの出力信号を読
取りアドレスとしてRAM14に入力し、RAM14に
格納されていた第2図aに示す期間AからBに相当する
映像情報信号を読取る。
33と同様にカウンタ回路で構成されている。RAM1
4を構成するラインメモリを選択するラインアドレスは
回路42からの垂直同期信号RVSに基づいて形成した
垂直ブチンキング信号によりリセットされる。また、−
ラインメモリ内のデータアドレス信号は読取シクロツク
dが停止している期間に水平同期信号RH5に基づく信
号でカラン“りはクリアされる。読取シクロツクdが入
力されるとカウントを開始し、カウンタの出力信号を読
取りアドレスとしてRAM14に入力し、RAM14に
格納されていた第2図aに示す期間AからBに相当する
映像情報信号を読取る。
以上のようにして時間軸エラーのない信号がRAM14
から読取られ、同期信号が除去された第2図Cに示す映
像信号CがDA変換器15で復元される。
から読取られ、同期信号が除去された第2図Cに示す映
像信号CがDA変換器15で復元される。
上記映像信号eは読取シクロツク信号dの1/2の周波
数以下の帯域を持っLPFl(Sで不要帯域を除去され
た後、加算回路17に入力され、基準同期信号発生回路
42で作られた所定の時間間隔を有する基準同期信号R
C5を加算され、同期信号開隔の変化がない映像信号f
が端子2oがら出力される。
数以下の帯域を持っLPFl(Sで不要帯域を除去され
た後、加算回路17に入力され、基準同期信号発生回路
42で作られた所定の時間間隔を有する基準同期信号R
C5を加算され、同期信号開隔の変化がない映像信号f
が端子2oがら出力される。
なお基糸同期信号発生回路42からの基準垂直同期信号
RVSは端子44を介して図示しないサーボ制御装置の
基準信号として出力される。
RVSは端子44を介して図示しないサーボ制御装置の
基準信号として出力される。
このサーボ制御装置は、上記第1図の実施例に基づく時
間軸エラー補正装置を適用するVTRなどにおいて、磁
気ヘッドなどの信号検出媒体と磁気テープなどの記録媒
体との相対的な位相を制御して信号を正しく再生するた
めのトラッキング制御系などで構成され、従来から公知
のものが用いられる。このサーボ制御装置に上記端子4
4からの基準垂直同期信号RV、Sが入力されることに
よって、端子10がらの入力映像信号αがこの基準垂直
同期信号RVSに位相同期するように、更に具体的には
入力映像信号αの垂直同期信号の位相に対して上記基準
垂直同期信号RVSの位相が時間的に遅れた状態で位相
同期するようにサーボ制御される。
間軸エラー補正装置を適用するVTRなどにおいて、磁
気ヘッドなどの信号検出媒体と磁気テープなどの記録媒
体との相対的な位相を制御して信号を正しく再生するた
めのトラッキング制御系などで構成され、従来から公知
のものが用いられる。このサーボ制御装置に上記端子4
4からの基準垂直同期信号RV、Sが入力されることに
よって、端子10がらの入力映像信号αがこの基準垂直
同期信号RVSに位相同期するように、更に具体的には
入力映像信号αの垂直同期信号の位相に対して上記基準
垂直同期信号RVSの位相が時間的に遅れた状態で位相
同期するようにサーボ制御される。
このサーボ制御により、R)4M1Aへの書込み動作が
読取り動作よυ時間先行するように制御されるため、R
AM 14に書込まれた映像情報は欠落なくそのすべて
が変動のない安定した時間軸で正しく読取られ、またR
AM 14への書込み時に削除されたブランキングと同
期情報は21DK回路17にて読取りと同じ安定した時
間軸の基準同期信号/l’C,5によって補われるため
、端子2oがらは入力映像信号αの時間軸エラーが除去
された安定な映像信号が正しく復元されて出方される。
読取り動作よυ時間先行するように制御されるため、R
AM 14に書込まれた映像情報は欠落なくそのすべて
が変動のない安定した時間軸で正しく読取られ、またR
AM 14への書込み時に削除されたブランキングと同
期情報は21DK回路17にて読取りと同じ安定した時
間軸の基準同期信号/l’C,5によって補われるため
、端子2oがらは入力映像信号αの時間軸エラーが除去
された安定な映像信号が正しく復元されて出方される。
以上のように同期情報に瞬時瞬時位相同期した書込みク
ロツクを用いてサンプリング処理を行なっているので、
スキュー歪のような急激々時間軸変動も除去可能である
。また、速度エラー検出信号に応じ書込みクロックを変
調しているので、水平同期情報の周期及変動するような
速度エラーについても除去可能という効果が得られる。
ロツクを用いてサンプリング処理を行なっているので、
スキュー歪のような急激々時間軸変動も除去可能である
。また、速度エラー検出信号に応じ書込みクロックを変
調しているので、水平同期情報の周期及変動するような
速度エラーについても除去可能という効果が得られる。
第3図は第1図に示した速度エラー検出回路34の一実
施例を示すブロック図である。第4図はその各部波形図
である。
施例を示すブロック図である。第4図はその各部波形図
である。
第3図において、5oは時間軸エラーを含む映像信号か
ら分離した水平同期情報WH5の入力端子、51.52
は遅延回路、53は台形波発生回路、54はサンプルホ
ールド回路、55は立上シェッジ検出回路、56は利得
調整回路、6oは速度エラー検出信号VEの出力端子で
ある。
ら分離した水平同期情報WH5の入力端子、51.52
は遅延回路、53は台形波発生回路、54はサンプルホ
ールド回路、55は立上シェッジ検出回路、56は利得
調整回路、6oは速度エラー検出信号VEの出力端子で
ある。
端子50から入力された水平同期情報FEE(第4図g
)は遅延回路51とエツジ検出回路55へ入力される。
)は遅延回路51とエツジ検出回路55へ入力される。
遅延回路51はたとえばモノマルチパイプレークより成
シ、第4図りに示すようK、−水平走査期間よりも短い
任意の時間τ、遅延する。遅延回路51の出力信号はさ
らに遅延回路52に入力され第4図番に示すようにその
立下シェッジをさらに時間τ2遅延する。
シ、第4図りに示すようK、−水平走査期間よりも短い
任意の時間τ、遅延する。遅延回路51の出力信号はさ
らに遅延回路52に入力され第4図番に示すようにその
立下シェッジをさらに時間τ2遅延する。
遅延回路52の出力信号りは台形波発生回路53に入力
され、第4図ノ゛に示すよう按第4図器の”L”期間に
台形波を形成する。台形波発生回路53の出力信号はサ
ンプルホールド回路54に入力される。
され、第4図ノ゛に示すよう按第4図器の”L”期間に
台形波を形成する。台形波発生回路53の出力信号はサ
ンプルホールド回路54に入力される。
一方、エツジ検出回路55では水平同期情報VH5の立
上シエッジを検出しく第4図k・)、検出されたエツジ
信号はサンプルホールド回路54に入力される。
上シエッジを検出しく第4図k・)、検出されたエツジ
信号はサンプルホールド回路54に入力される。
第4図kに示すエツジ信号kをサンプリング信号として
、第4図ノ゛に示す台形波信号をサンプリングする。な
お、サンプリング位置が台形波信号の傾斜部となるよう
に、遅延回路52の遅延時間τ2を調整する。
、第4図ノ゛に示す台形波信号をサンプリングする。な
お、サンプリング位置が台形波信号の傾斜部となるよう
に、遅延回路52の遅延時間τ2を調整する。
サンプリングホールド回路54では第4図ノに示すよう
に、サンプリングした電位を保持し、この信号を利得調
整回路56VC入力し、利得を調査した後速度エラー検
出信号VEとして端子6゜よ多出力する。
に、サンプリングした電位を保持し、この信号を利得調
整回路56VC入力し、利得を調査した後速度エラー検
出信号VEとして端子6゜よ多出力する。
第1図、に示す書込みクロック発生回路32を構成する
電圧制御発振器の中心周波数をf6、発振周波数制御感
度をΔfcHz/VEとし、第3図に示す台形波発生回
路53の傾斜部の特性をΔV〔Vル〕とし、−水平走査
期間をrhとする。このようにした場合、利得調整回路
56の利得に、は次式で表わされるように調整すれば良
い。
電圧制御発振器の中心周波数をf6、発振周波数制御感
度をΔfcHz/VEとし、第3図に示す台形波発生回
路53の傾斜部の特性をΔV〔Vル〕とし、−水平走査
期間をrhとする。このようにした場合、利得調整回路
56の利得に、は次式で表わされるように調整すれば良
い。
なお、利得g!M回路56で利得を調整する代シに、台
形波発生回路53の傾斜特性あるいは書込みクロック発
生回路32の電圧制御発振器の制御感度を調整すること
により、速度エラーが最小となるように調整することも
可能であり、その場合には利得調整回路56は不要であ
る。
形波発生回路53の傾斜特性あるいは書込みクロック発
生回路32の電圧制御発振器の制御感度を調整すること
により、速度エラーが最小となるように調整することも
可能であり、その場合には利得調整回路56は不要であ
る。
また、第3図に示す方式では、いわゆるフィードフォワ
ード構成となっているので応答が早く周波数の高い時間
軸エラーにも追従可能という特徴がある。
ード構成となっているので応答が早く周波数の高い時間
軸エラーにも追従可能という特徴がある。
第5図は速度エラー検出回路の鳩の実施例を示すブロッ
ク図である。第6図はその波形図である。
ク図である。第6図はその波形図である。
第5図において、一部は第6図に示したブロック図と同
じであシ、同一部分には同一符号を付したのでその詳細
説明は省略する。34′は速度エラー検出回路、7oは
書込みクロックの入力端子、71は水平同期情報WH5
の立下りエツジ検出回、路、72はカウンタ回路である
。
じであシ、同一部分には同一符号を付したのでその詳細
説明は省略する。34′は速度エラー検出回路、7oは
書込みクロックの入力端子、71は水平同期情報WH5
の立下りエツジ検出回、路、72はカウンタ回路である
。
第6図において、h、cは第2図す、cを、l、には第
4図のl、kを再記したものである。
4図のl、kを再記したものである。
第5図において、端子5oから入力された水平同期情報
IP’fl 、5は立下り工・ソジ検出回路55と立下
りエツジ検出回路71に入力され、それぞれのエツジ情
報が検出される。
IP’fl 、5は立下り工・ソジ検出回路55と立下
りエツジ検出回路71に入力され、それぞれのエツジ情
報が検出される。
立下シェノジ信号はカウンタ回路72のクリア端子に入
力され、書込みりOツク信号Cが停止している期間にカ
ウンタ回路72のクロック端子に入力さil−だ書込み
クロックCはカウンタ回路72でカウントされる。カウ
ンタ回路72の出力信号L′は第6図乙′に示すように
カウント値が所定値になると状態を反転し”L′となり
、クリアされると初期状態”H−にもどる。
力され、書込みりOツク信号Cが停止している期間にカ
ウンタ回路72のクロック端子に入力さil−だ書込み
クロックCはカウンタ回路72でカウントされる。カウ
ンタ回路72の出力信号L′は第6図乙′に示すように
カウント値が所定値になると状態を反転し”L′となり
、クリアされると初期状態”H−にもどる。
信号t′は台形波発生回路53尾人力され、以下第3図
に示したブロック図と同様に動作し、端子60より速度
エラー検出信号VE(第6図7’)が出力される。
に示したブロック図と同様に動作し、端子60より速度
エラー検出信号VE(第6図7’)が出力される。
第5図p(−示した実施例では負帰還構成となってお勺
、第、3図に示した方式と異なり、利得調整を必要とせ
ずに速度エラー検出及び書込みクロック制御ができ無調
整で時間軸エラー補正が可能という効果がある。
、第、3図に示した方式と異なり、利得調整を必要とせ
ずに速度エラー検出及び書込みクロック制御ができ無調
整で時間軸エラー補正が可能という効果がある。
第6図に示した速度エラー検出回路の実施例では、水平
同期情報を用いて速度エラー検出を行なう場合について
説明を行なった。VTRへの記録時、映像信号に速度エ
ラー検出用のパイロット信号を多重し、再生時パイロッ
ト信号をもとに速度エラーを検出することも可能である
。
同期情報を用いて速度エラー検出を行なう場合について
説明を行なった。VTRへの記録時、映像信号に速度エ
ラー検出用のパイロット信号を多重し、再生時パイロッ
ト信号をもとに速度エラーを検出することも可能である
。
この場合にも第3図に示した本発明を適用することが可
能である。
能である。
再生時ハイロット信号をバンドパスフィルタで抜取り、
波形整形回路で矩形波信号とする。
波形整形回路で矩形波信号とする。
この矩形波信号をエツジ検出回路に入力し、得られたエ
ツジ情報を第3図の端子50に入力する。
ツジ情報を第3図の端子50に入力する。
この場合、遅延回路51.52の遅延時間はパイロット
信号周波数に合わせて設定し直す必要がある。
信号周波数に合わせて設定し直す必要がある。
速度エラー検出用パイロット信号周波数を水平同期信号
周波数よりも高く設定することにより、より高い周波数
の速度エラー検出も可能となる。
周波数よりも高く設定することにより、より高い周波数
の速度エラー検出も可能となる。
第1図に示した実施例における書込みクロックCの周波
数は、書込みクロック発生回路32の固有の発振周波数
によって定められるが、その発振周波数は電源電圧変動
や周囲温度変化、回路部品の経時変化などによって変動
してしまうが、こうした問題をも解決し、常に安定した
周波数の招込みクロックを生成する方法を第7図の実施
例により示す。第8図はその説明用の波形図である。
数は、書込みクロック発生回路32の固有の発振周波数
によって定められるが、その発振周波数は電源電圧変動
や周囲温度変化、回路部品の経時変化などによって変動
してしまうが、こうした問題をも解決し、常に安定した
周波数の招込みクロックを生成する方法を第7図の実施
例により示す。第8図はその説明用の波形図である。
第7図は一部第1図と共通であり、共通部分には同一ね
号を付し、その詳細説明は省略する。
号を付し、その詳細説明は省略する。
第7図において、81はモノマルチバイフレータ82は
ランチ回路、82はAND回路、84は水晶発振回路・
85ハ1/n、分周回路、86は位相比較回路、87&
;Iゲート回路、88はループフィルタ、89は加fJ
回路、90は1/rL7分周回路、91はn2/、分周
回路、92はスイッチ、93はコンデンサ、94はAN
D回路である。ここで、水晶発振回路84ハ第1図に示
す読取9クロック発生回゛路の安定な発振器を表わして
いる。
ランチ回路、82はAND回路、84は水晶発振回路・
85ハ1/n、分周回路、86は位相比較回路、87&
;Iゲート回路、88はループフィルタ、89は加fJ
回路、90は1/rL7分周回路、91はn2/、分周
回路、92はスイッチ、93はコンデンサ、94はAN
D回路である。ここで、水晶発振回路84ハ第1図に示
す読取9クロック発生回゛路の安定な発振器を表わして
いる。
端子10からの入力映像信号α(第8図α)よりそれに
含まれる水平同期情報FEE’(第8図h)及び垂直同
期情報WVS (第8 歯c )が同期分離回路30に
て分離出力される。垂直同期情報F17Sにより単安定
マルチ回路81がトリガされて入力映像信号の垂直ブラ
ンキング期間に基づく所定時間Toのパルス幅の出力(
第8図g)が回路81よシ得られる。回路81からの出
力はラッチ回路82にて水平同期情報FH,S(の立下
シ)により同期化され、その出力は第8図のeに示すよ
うに所定時間T1の期間゛L′の信号となり、いわば入
力映像信号の垂直ブランキング期間を検知した信号とな
る。水平同期情報FMSはこの回路82からの出力によ
りANDゲート回路83でゲートされ、その出力(第8
図g)によυ遅延回路31がトリガされて所定時間幅τ
の書込みスタートパルス(第8図g1)が出力される。
含まれる水平同期情報FEE’(第8図h)及び垂直同
期情報WVS (第8 歯c )が同期分離回路30に
て分離出力される。垂直同期情報F17Sにより単安定
マルチ回路81がトリガされて入力映像信号の垂直ブラ
ンキング期間に基づく所定時間Toのパルス幅の出力(
第8図g)が回路81よシ得られる。回路81からの出
力はラッチ回路82にて水平同期情報FH,S(の立下
シ)により同期化され、その出力は第8図のeに示すよ
うに所定時間T1の期間゛L′の信号となり、いわば入
力映像信号の垂直ブランキング期間を検知した信号とな
る。水平同期情報FMSはこの回路82からの出力によ
りANDゲート回路83でゲートされ、その出力(第8
図g)によυ遅延回路31がトリガされて所定時間幅τ
の書込みスタートパルス(第8図g1)が出力される。
その結果回路31からの出力である書込みスタートパル
スは第8図の1に示すように上記の垂直ブランキング期
間に対応するT、の期間ではインヒビットされて書込み
スタートパルスは出力されない。
スは第8図の1に示すように上記の垂直ブランキング期
間に対応するT、の期間ではインヒビットされて書込み
スタートパルスは出力されない。
32はイネーブル端子Eに入力される回路31からノ書
込ミスタートパルスに同期して発振の開始及び停止が行
なわれ、かつ電圧制御入力端子Vに入力される制御電圧
に応じてその発振周波数が可変される発振回路であり、
その具体例としてテキサス・インスツルメンツ社製のイ
ネーブル端子付の無安定マルチ発振器回路のIC(、S
N 75 S 124 )などをこの発振回路32とし
て用いることができる。この発振回路32のイネーブル
端子Eに上記書込みスタートパルスを入力させることに
より、第8図んの斜線部に示すようにスター1パルスが
”H″の期間では発振停止して羊の出力は”L”となり
、スタートパルスが“H”からL”の遷移に同期して発
振回始し、スタートパルスが°L°の期間で連続的な発
振出力が得られる。1だ回路51からのスタートパルス
は上記したように垂直ブランキング期間T1以外のみ出
力されるため、発振回路32からの出力は第8図のhに
示すように、上記の垂直ブランキング期間T、では、そ
の直前のスタートパルス(第8図gのX)によって同期
発振された出力が得られる。
込ミスタートパルスに同期して発振の開始及び停止が行
なわれ、かつ電圧制御入力端子Vに入力される制御電圧
に応じてその発振周波数が可変される発振回路であり、
その具体例としてテキサス・インスツルメンツ社製のイ
ネーブル端子付の無安定マルチ発振器回路のIC(、S
N 75 S 124 )などをこの発振回路32とし
て用いることができる。この発振回路32のイネーブル
端子Eに上記書込みスタートパルスを入力させることに
より、第8図んの斜線部に示すようにスター1パルスが
”H″の期間では発振停止して羊の出力は”L”となり
、スタートパルスが“H”からL”の遷移に同期して発
振回始し、スタートパルスが°L°の期間で連続的な発
振出力が得られる。1だ回路51からのスタートパルス
は上記したように垂直ブランキング期間T1以外のみ出
力されるため、発振回路32からの出力は第8図のhに
示すように、上記の垂直ブランキング期間T、では、そ
の直前のスタートパルス(第8図gのX)によって同期
発振された出力が得られる。
一方、水平同期情報VMSは速度エラー検出回路34に
入力され、速度エラー検出信号が出力される。検出信号
はスイッチ92に入力される。スイッチ92の制御信号
として、第8図gに示すラッチされた垂直ブランキング
期間を示す信号(第6図g)が入力される。そして、垂
直ブランキング期間T、にはスイッチ92は開き速度エ
ラー検出信号は伝送されず、垂直ブランキング期間TI
以外にはスイッチ92は閉じられ、速度エラー検出信号
はコンデンサ93、加算回路89を介して発振回路32
に入力される。
入力され、速度エラー検出信号が出力される。検出信号
はスイッチ92に入力される。スイッチ92の制御信号
として、第8図gに示すラッチされた垂直ブランキング
期間を示す信号(第6図g)が入力される。そして、垂
直ブランキング期間T、にはスイッチ92は開き速度エ
ラー検出信号は伝送されず、垂直ブランキング期間TI
以外にはスイッチ92は閉じられ、速度エラー検出信号
はコンデンサ93、加算回路89を介して発振回路32
に入力される。
本実施例は、垂直ブランキング期間T1において、いわ
ゆるPLL回路にょシ書込みクロック発生回路32の発
振出力を外部の安定な発振出方に位相同期させて、肩波
数偏差を生じない安定した発振周波数を確保することを
特徴とするものである。
ゆるPLL回路にょシ書込みクロック発生回路32の発
振出力を外部の安定な発振出方に位相同期させて、肩波
数偏差を生じない安定した発振周波数を確保することを
特徴とするものである。
即ち、水晶発振回路84にて安定した周波数の基準クロ
ックを得、回路85,86,87,88,32.90に
よりpLL回路を構成して、回路32からの発振出力を
上記回路84からの基準クロックに位相同期させるもの
である。
ックを得、回路85,86,87,88,32.90に
よりpLL回路を構成して、回路32からの発振出力を
上記回路84からの基準クロックに位相同期させるもの
である。
水晶発振回路84からの出力は分周回路85にて適宜’
/n、 K分周され、その出力は位相比較回路86の一
方に供給される。回路86の他方には発振回路32から
の出力を分周回路9oにて適宜1/rL2に分周した出
力が供給される。なお、回路9゜にて回路31からの書
込みスタートパルスにょシ各分局段はリセットされる。
/n、 K分周され、その出力は位相比較回路86の一
方に供給される。回路86の他方には発振回路32から
の出力を分周回路9oにて適宜1/rL2に分周した出
力が供給される。なお、回路9゜にて回路31からの書
込みスタートパルスにょシ各分局段はリセットされる。
回・路86にてこれらが位相比較され、両者の位相差に
応じた誤差信号が回路86よp出力される。ゲート回路
87はラッチ回路82からの出力によって上記の垂直ブ
ランキングの期間T、だけ回路86からの出力をゲート
シてループフィルタ88に供給し、それ以外の期間では
ゲート回路87はオフとなりて回路86から回路88へ
の供給は遮断されるとともに、回路87の出力インピー
ダンスは十分高くなる。この結果、垂直ブランキングT
1の期間でのみ回路86からの位相誤差信号が回路87
ヲ介して回路88に供給され、それ以外の期間ではその
位相誤差信号が回路88に保持される。回路88は積分
回路などで構成され、この回路88にて位相誤差信号は
十分平滑され、また以上のPLL回路の特性が十分安定
するように特性保償される。
応じた誤差信号が回路86よp出力される。ゲート回路
87はラッチ回路82からの出力によって上記の垂直ブ
ランキングの期間T、だけ回路86からの出力をゲート
シてループフィルタ88に供給し、それ以外の期間では
ゲート回路87はオフとなりて回路86から回路88へ
の供給は遮断されるとともに、回路87の出力インピー
ダンスは十分高くなる。この結果、垂直ブランキングT
1の期間でのみ回路86からの位相誤差信号が回路87
ヲ介して回路88に供給され、それ以外の期間ではその
位相誤差信号が回路88に保持される。回路88は積分
回路などで構成され、この回路88にて位相誤差信号は
十分平滑され、また以上のPLL回路の特性が十分安定
するように特性保償される。
この回路88の出力は加算回路89に入力される。
前記したように加算回路89の他の入力には速度エラー
検出信号が入力されているが、期間TIにはスイッチ9
2はオフし、速度エラー検出信号の影響なく位相誤差信
号は発振回路32の電圧制御入力端子rに入力される。
検出信号が入力されているが、期間TIにはスイッチ9
2はオフし、速度エラー検出信号の影響なく位相誤差信
号は発振回路32の電圧制御入力端子rに入力される。
以上で構成されるPLL負帰還制御により、回路320
発振出力は回路84からの安定な基準クロックに位相同
期結合され、その発振周波数fTIJは上記回路84か
らの基準クロックの周波数をfrrLとすると、次式で
与えられ、 fw= −・fm (21町 町、町+fmの値によりfwの値を任意に設定でき、そ
の設定値に対して偏差を生ずることもなく安定した発振
出力を得ることができる。
発振出力は回路84からの安定な基準クロックに位相同
期結合され、その発振周波数fTIJは上記回路84か
らの基準クロックの周波数をfrrLとすると、次式で
与えられ、 fw= −・fm (21町 町、町+fmの値によりfwの値を任意に設定でき、そ
の設定値に対して偏差を生ずることもなく安定した発振
出力を得ることができる。
垂直ブランキング期間T、以外の期間には加算回路89
で回路88に保持されている位相誤差信号に速度エラー
検出信号が重畳されて、発振回路320発振出力を制御
し、入力映像信号αの時間軸変動忙応じた書込みクロッ
ク信号を発生することが可能である。
で回路88に保持されている位相誤差信号に速度エラー
検出信号が重畳されて、発振回路320発振出力を制御
し、入力映像信号αの時間軸変動忙応じた書込みクロッ
ク信号を発生することが可能である。
第7図に示す他の回路動作eよ第1図に示す回路動作と
同じであシ、その説明は省略する。
同じであシ、その説明は省略する。
第1図に示した実施例ではメモリとしてRAMを用いた
場合について説明を行なったが、メモリとしてはRAM
の代シにシフトレジスタ、CCD遅延線などを用いても
良く、本発明の主旨をはずれるものではない。
場合について説明を行なったが、メモリとしてはRAM
の代シにシフトレジスタ、CCD遅延線などを用いても
良く、本発明の主旨をはずれるものではない。
またメモリは一定容量を持ってお9、連環的にデータの
書込み、読取りを行なう二上記したように入力映像信号
と基準同期信号はサーボ制 −御装置により位相同期し
ているが、位相のゆらぎは残る。メ七す容量はこの位相
ゆらぎを除去しスキー−歪を補正するに足るだけのライ
ンメモリ数必要である。
書込み、読取りを行なう二上記したように入力映像信号
と基準同期信号はサーボ制 −御装置により位相同期し
ているが、位相のゆらぎは残る。メ七す容量はこの位相
ゆらぎを除去しスキー−歪を補正するに足るだけのライ
ンメモリ数必要である。
本発明によれば、映像信号に速度エラーやスキュー歪な
どいかなる時間軸変動がβっでも、その影響を受けるこ
となく安定にかつ確実に時間軸エラーを除去できる表ど
の効果を得ることができる。
どいかなる時間軸変動がβっでも、その影響を受けるこ
となく安定にかつ確実に時間軸エラーを除去できる表ど
の効果を得ることができる。
第1図は本発明の一実施例を示すブロック図第2図はそ
の各部波形図、第3図は本発明による速度エラー検出回
路の一実施例を示すブロック図、第4図はその各部波形
図、第5図は本発明による速度エラー検出回路の他の実
施例を示すブロック図、第6図はその各部波形図、第7
図は本発明の他の実施例を示すブロック図、第8図はそ
の各部波形図である。 13・・・・・・・・・・・・AD変換器14・・・・
・・・・・・・・ ランダムアクセスメモリ15・・・
・・・・・・・・DA変換器30・・・・・・・・・・
・・同期分離回路32・・・・・・・・・・・書込みク
ロック発生回路33・・・・・・・・・・・ 書込みア
ドレス発生回路34.34″・・・・・速度エラー検出
回路40 ・・・・・・・・読取りクロック発生回路
41・・・・・・・・・・ 読取シアドレス発生回路4
2・・・・・・・・・ 基準同期信号発生回路55・・
・・・・・・・・・台形波発生回路代理人弁理士 高
橋 明 岑?、7))W、2 図 算3図 算 40 算5い 算6図 L′ ” 1手続補正書(方
式) 事件の表示 昭和 59 年特許願第 133125 号発明の
名称 時間軸エラー補正装置 補正をする者 事件と1俤 特許出願人 名 称 (5101株式会t」 日 立 製 作 所
代 理 人 補正の対象 願書及び明細書
の各部波形図、第3図は本発明による速度エラー検出回
路の一実施例を示すブロック図、第4図はその各部波形
図、第5図は本発明による速度エラー検出回路の他の実
施例を示すブロック図、第6図はその各部波形図、第7
図は本発明の他の実施例を示すブロック図、第8図はそ
の各部波形図である。 13・・・・・・・・・・・・AD変換器14・・・・
・・・・・・・・ ランダムアクセスメモリ15・・・
・・・・・・・・DA変換器30・・・・・・・・・・
・・同期分離回路32・・・・・・・・・・・書込みク
ロック発生回路33・・・・・・・・・・・ 書込みア
ドレス発生回路34.34″・・・・・速度エラー検出
回路40 ・・・・・・・・読取りクロック発生回路
41・・・・・・・・・・ 読取シアドレス発生回路4
2・・・・・・・・・ 基準同期信号発生回路55・・
・・・・・・・・・台形波発生回路代理人弁理士 高
橋 明 岑?、7))W、2 図 算3図 算 40 算5い 算6図 L′ ” 1手続補正書(方
式) 事件の表示 昭和 59 年特許願第 133125 号発明の
名称 時間軸エラー補正装置 補正をする者 事件と1俤 特許出願人 名 称 (5101株式会t」 日 立 製 作 所
代 理 人 補正の対象 願書及び明細書
Claims (1)
- 1、時間軸変動を含む映像信号の同期情報分離回路と、
上記映像信号の速度エラー検出手段と、該検出手段の出
力信号により発振周波数を制御されかつ上記同期情報に
より発振の開始、継続および停止を制御される発振器と
、上記発振器の出力信号で上記映像信号をサンプリング
する手段と、該サンプリングされた信号を逐次書込み、
読取りの可能な所定記憶容量を有するメモリと、所定周
波数の基準信号を発生する発生回路とを有し、該基準信
号発生回路の出力信号により上記メモリからサンプリン
グされた映像信号を読取ることを特徴とする時間軸エラ
ー補正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59133123A JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59133123A JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6113785A true JPS6113785A (ja) | 1986-01-22 |
JPH084337B2 JPH084337B2 (ja) | 1996-01-17 |
Family
ID=15097324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59133123A Expired - Fee Related JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH084337B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63286081A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Pll回路の制御方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5330815A (en) * | 1976-09-03 | 1978-03-23 | Sony Corp | Frequency control circuit |
JPS57170688A (en) * | 1981-04-14 | 1982-10-20 | Sony Corp | Jitter compensation circuit |
JPS58151785A (ja) * | 1982-03-05 | 1983-09-09 | Hitachi Denshi Ltd | 時間軸補正器 |
-
1984
- 1984-06-29 JP JP59133123A patent/JPH084337B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5330815A (en) * | 1976-09-03 | 1978-03-23 | Sony Corp | Frequency control circuit |
JPS57170688A (en) * | 1981-04-14 | 1982-10-20 | Sony Corp | Jitter compensation circuit |
JPS58151785A (ja) * | 1982-03-05 | 1983-09-09 | Hitachi Denshi Ltd | 時間軸補正器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63286081A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Pll回路の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH084337B2 (ja) | 1996-01-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |