JP2679032B2 - ビデオデイスク再生装置 - Google Patents
ビデオデイスク再生装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ビデオディスク再生装置において、再生
信号のジッタ（時間軸方向のずれ）を、伝達特性を劣化
させることなく、かつ安価な構成で補正できるようにし
たものに関する。 〔従来の技術〕 ビデオディスクの記録方式は、FM変調された信号をそ
のままピットの長短、疎密として記録するアナログ方式
である。このため、ディスクの回転むらや偏心に原因す
る時間軸変動があると、即座に再生画像のゆれや色むら
となって表われる。 そこで、ビデオディスク再生装置では、再生信号のジ
ッタを補正するためのTBC（タイム・ベース・コレク
タ）機能を具えている。このTBCについて、従来のビデ
オディスク再生装置では、次の２つの方法が実用化され
ている。 １つは、第２図（ａ）に示すように２軸アクチュエー
タ11に時間軸補正のためのタンジェンシャルミラー12を
加えて３軸光ピックアップ10を構成したもので、いわば
メカニカルTBC方式である。この方式ではタンジェンシ
ャルミラー12を振らすことで画像のゆらぎに相当する大
きなずれを補正し、これをビデオ検波回路14でFM検波す
ることによりビデオ信号を得て、さらにカラーバースト
信号を基準としてこのビデオ信号中のカラー位相分のず
れに相当する微少なずれをカラーTBC16で補正すること
により、ジッタのないビデオ信号を得ている。 従来のTBC方式の他の１つは、第２図（ｂ）に示すよ
うに、２軸ピックアップ18からの２値化HF信号をビデオ
検波回路20で先に検波し、アナログビデオ信号にしてか
らTBC処理をするものである。すなわちビデオTBC22で
は、CCD（Charge Coupled Device）を使ってこのアナロ
グビデオ信号を再サンプリングし、そのサンプリング・
クロックを振ることにより画像のゆらぎに相当する大き
なずれを補正し、カラー位相分に相当する微少なずれを
第２図（ａ）の方式と同様にカラーTBC23で補正してい
る。 〔発明が解決しようとする問題点〕 前記第２図（ａ）方式では、光ピックアップ10が３軸
制御であるので、構造が複雑で、高い工作精度が要求さ
れる上に、調整も難しく、非常に高価になる欠点があっ
た。また、再生帯域をビデオ復調後のカラーTBC16で制
限し、解像度が低下する欠点があった。 また、前記第２図（ｂ）の方式では、光ピックアップ
18は２軸で済むが、ビデオTBC22でアナログビデオ信号
を再サンプリングし、その後再び元に戻すという処理を
介在させるので、再生帯域が第２図（ａ）の方式よりさ
らに制限されてしまう欠点があった。 この発明は、前記従来の技術における欠点を解決し
て、伝達特性をほとんど劣化させることなく、かつ安価
に時間軸補正を行なうことができるビデオディスク再生
装置を提供しようとするものである。 〔問題点を解決するための手段〕 ビデオディスク上の記録ピットからパルスFM変調され
た２値化HF信号を得るピックアップ手段と、この２値化
HF信号が直接入力されるCMOSインバータ回路とこの２値
化HF信号に含まれる時間軸誤差を検出する回路とを有
し、該検出される時間軸誤差に応じて前記CMOSインバー
タ回路の電源電圧を変化させ該２値化HF信号の時間軸補
正を電気的に行なう時間軸補正手段と、時間軸補正され
た前記２値化HF信号をパルスFM検波してビデオディスク
再生信号を得るFM検波手段とを有するものである。 〔作 用〕 この発明の前記解決手段によれば、ピックアップから
の２値化HF信号はそのままCMOSインバータ回路に入力さ
れて時間軸補正がなされ、その後パルスFM検波される。
これによれば、CMOSインバータ回路を用いて２値化HF信
号のまま時間軸補正を行なうので、ほとんど信号伝達特
性を劣化させることなく時間軸補正を行なうことがで
き、広い再生帯域を確保して、高画質を実現することが
できる。また、光ピックアップは構造が簡単な２軸タイ
プで済み、安価に構成することができる。 〔実施例１〕 この発明の一実施例を第１図に示す。 第１図において、ディスク11には時間軸について連続
値をとりうる（すなわちアナログ的に変化する）パルス
幅変調された映像＋音声＋同期信号が記録されている。
光ピックアップ10はディスク11に対し垂直方向および径
方向に移動可能な２軸形が用いられている。光ピックア
ップ10で再生されたディスク11の再生信号は、時間軸上
に情報を有する２値化信号であり、かつ、ディスク回転
サーボでは補償しきれない変化の速い情報トラック方向
のゆらぎすなわちジッタを含んでいる。この再生信号は
HFアンプ22を介してCMOSインバータ回路で構成される可
変遅延回路24に入力され、制御電圧Vcに応じて連続的に
変化する遅延時間をもって出力される。 可変遅延回路24の出力信号は、バッファアンプ26を介
してバンドパスフィルタ28,30,32およびFM検波回路34,3
6,38に通され、左右チャンネルの音声信号と映像信号が
出力される。 水平同期信号分離回路40は、ディスク11の再生信号に
含まれている水平同期信号を分離する。分離された水平
同期信号はディスクサーボ回路16を介してモータ18を制
御し、ディスク11の回転を一定化する。また、水平同期
信号は、位相比較器42において、水晶発振器44の発振信
号を分周期で分周して作成した基準周波数信号と位相比
較されて時間軸誤差が検出される。位相比較器42の出力
信号はローパスフィルタ44で平滑され、こうして得られ
た制御電圧Vcはバッファアンプ46を介して可変遅延回路
24の制御入力に加わる。この一連のループはPLL（フェ
ーズ・ロックド・ループ）を構成し、水平同期信号が基
準周波数信号に同期するように可変遅延回路24の遅延時
間が制御される。これが水平同期信号による時間軸補正
制御である。また、位相比較器42の時間軸誤差検出出力
に応じて可変遅延回路24の遅延時間を制御する系統が時
間軸補正手段に相当する。すなわち、再生信号が基準周
波数信号に対し時間軸方向に進んだ場合には、制御電圧
Vcにより可変遅延回路24の遅延時間が長くなり、再生信
号を時間軸方向に遅らせるように動作する。また、再生
信号が基準周波数信号に対し時間軸方向に遅れた場合に
は、制御電圧Vcにより可変遅延回路24の遅延時間が短く
なり、再生信号を時間軸方向に進ませるように動作す
る。このようにしてジッタが吸収される。 ところで、可変遅延回路24は前述のようにCMOSインバ
ータを利用して構成される。CMOSインバータは、第３図
に示すように、ｐチャネルMOS−FET50とｎチャネルMOS
−FET52をゲートどうし、ドレインどうし互いにそれぞ
れ接続し、ソースに電源電圧VDD、VSSをそれぞれ印加
し、入力端子54を介してゲートに信号を入力し、ドレイ
ンから出力端子56に入力信号の反転信号を出力するよう
にしたものである。 このCMOSインバータ60においては入力と出力との間に
遅延時間が生じる。この遅延時間は、第４図に示すよう
に、電源電圧VDD−VSSに依存し、電源電圧VDD−VSSが小
さいほど遅延時間が大きく、その変化率も大きい。これ
は電源電圧VDD−VSSや温度によって素子のコンダクタン
スが変化するためである。 したがって、この性質を利用し前記制御電圧Vcにより
CMOSインバータ60の印加電圧を制御すれば遅延時間を任
意に制御することができる。COMSインバータ60は１個あ
たり約３〜5nsの遅延時間が得られ、これを第５図に示
すように多段にカスケード接続することによってより長
い遅延時間を得ることができる。例えば、10000段接続
すれば、30〜50μｓの遅延時間を得ることができる。 CMOSインバータを用いた可変遅延回路24の構成例を第
６図乃至第12図に示す。 第６図の可変遅延回路24は、CMOSインバータ60の一方
のMOS−FET50と電源電圧ＶDDとの間に印加電圧制御用MO
S−FET62を挿入したものである。第１図のHFアンプ22か
ら得られる時間軸上に情報を有する２値化信号は入力端
子54から入力されて、遅延信号は出力端子56から出力さ
れる。制御電圧Vcは、制御入力端子c2から入力される、
電源電圧VSSを基準として制御電圧Vcが小さくなると、C
MOSインバータ60の印加電圧が大きくなって遅延時間は
短くなり、電源電圧VSSを基準として制御電圧Vcが大き
くなると、CMOSインバータ60の印加電圧が小さくなって
遅延時間は長くなる。 第７図の可変遅延回路24は、電圧制御系素子をCMOSイ
ンバータ60の両側に設けたものである。すなわち、ｐチ
ャネルMOS−FET50と電源電圧VDDの間にｐチャネルMOS−
FET62を挿入するほか、ｎチヤネルMOS−FET52と電源電
圧VSSの間にｎチャネルMOS−FET64を挿入している。こ
の場合、制御電圧はVc1とVc2の２種類用いて、ｎチャネ
ルMOS−FETとｐチャネルMOS−FET62にそれぞれ入力す
る。これら制御電圧Vc1とVc2は対照な電圧（VDD−Dc2＝
Vc1−VSS）として与えられる。 第８図の可変遅延回路24は、制御用MOS−FET62,64をC
MOSインバータ60の内側に設けたものである。 第９図の可変遅延回路24は、制御系統を２系統設けた
もので、第７図におけるMOS−FET62,64にMOS−FET62′,
64′をそれぞれ並列に接続したものである。これは後述
するように、水平同期信号による粗制御とカラーバース
ト信号による密制御の二重の制御を行なう場合等に利用
される。 第10図の可変遅延回路24は、第９図における電圧制御
素子を直列に接続したものである。 第11図の可変遅延回路24は、CMOSインバータ60を構成
するMOS−FET50,52の間に制御用MOS−FET64を挿入し、M
OS−FET50と電源VDDの間に制御用MOS−FET62を挿入した
ものである。 第12図の可変遅延回路24は、CMOSインバータ60を複数
段接続した場合のもので、制御用MOS−FET62,64により
各段共通に印加電圧を制御している。 ここで、第１図の実施例の具体例を第13図に示す。 第13図において、符号70は電源回路で、直流電圧をレ
ギュレータ72で定電圧化し、電源電圧VDD、VSS（vSS＝O
V）を出力する。 符号74は遅延時間安定化回路である。すなわち、ゲー
ト回路の遅延時間が、電源電圧VDD、VSSや温度の変動に
かかわらず常に一定となるようにゲート回路の印加電圧
を制御するものである。遅延時間安定化回路74におい
て、リング発振器76はインバータの遅延特性を利用した
もので、奇数個のインバータ78,80,82を縦列接続し、終
段のインバータ82の出力を初段のインバータ78に帰還し
て構成される。各インバータ78,80,82は、例えば前記第
７図のように構成される。リング発振器76の発振周波数
はそのオープンループの遅延時間で決まる。 リング発振器76の発振出力は、印加電圧84で波形整形
された後位相比較器86に入力される。位相比較器86は、
この信号と、水晶発振器88の出力パルスを分周器90で分
周して得られる基準周波数信号とを周波数および位相比
較し、その差に応じたパルス幅の信号を出力する。位相
比較器86の出力パルスはローパスフィルタ92で平滑され
る。 制御電圧発生回路94では、ローパスフィルタ92の出力
に基づき制御電圧Vc1、Vc2を発生させる。この制御電圧
Vc1、Vc2が前記リング発振器76を構成するインバータ7
8,80,82の制御入力端子c1、c2に入力され、その印加電
圧を制御する。インバータ78、80、82の遅延特性は印加
電圧により変化するので、以上のループによって負帰還
となるように構成してやれば、いわゆるPLLとなり、リ
ング発振器76からは極めて安定した発振周波数（分周器
90からの基準周波数の精度）が得られる。つまり、電源
電圧VDD、VSSや温度の変動にかかわらず、各インバータ
78、80、82は一定の遅延時間に制御される。したがっ
て、第13図の回路全体を１つのIC基板上に作成し、その
中の各インバータに電源電圧VDD、VSSと制御電圧Vc1、V
c2を共通に加えれば、各インバータの遅延時間はすべて
電源電圧VDD、VSSや温度の変動の影響のない安定したも
のとなる。 可変遅延回路24は、複数段のインバータ24−１乃至24
−ｎを縦列接続して構成している。ここでは、バッファ
アンプ46から出力されるジッタ信号（交流信号）をコン
デンサC10、C12を介して制御電圧Vc1、Vc2に加算して各
インバータ24−１乃至24−ｎに加えて遅延時間を可変制
御している。 FM検波回路34は、インバータ34−１乃至34−４を縦列
接続し、バンドパスフィルタ28の出力を初段のインバー
タ34−１から入力し、終段のインバータ34−４の出力と
バンドパスフィルタ28からの出力をそのまま排他的オア
回路100に入力して構成される。各インバータ34乃至34
−４は、VDD、VSSを電源として端子c1、c2に入力される
制御電圧Vc1、Vc2により印加電圧が制御され、電源電圧
vDD、VSSや温度の変動にかかわらず、一定の遅延時間に
制御される。 〔実施例２〕 この発明の他の実施例を第14図に示す。これは、更に
精度の良い同期をかけるために、コンポジット信号に含
まれるカラーバースト信号で二重に時間軸制御をかける
ようにしたものである。すなわち、前述した水平同期信
号による時間軸補正制御は、時間軸変動の検出信号とし
て比較的低い周波数である水平同期信号を用いているの
で、低域変動に対する制御精度は充分であるが、カラー
映像信号のような場合更に高域の時間軸変動に対しても
適切な補正制御が要求され、この高域の時間軸変動の検
出信号としては前述の水平同期信号だけでは未だ不十分
な場合が多い。この実施例は、より高域の時間軸変動を
的確に検出し時間軸補正するための変動検出信号とし
て、水平同期信号よりも遥かに高い周波数信号であるカ
ラーバースト信号を用いたものであり、水平同期信号に
よる主に長周期の時間軸補正制御（粗制御）とカラーバ
ースト信号による主に短周期の時間軸制御（密制御）の
双方を併せて実現するものである。なお、第１図と共通
する部分には同一の符号を用いる。 第14図において、第１可変遅延回路24は第１図の可変
遅延回路24そのもので、水平同期信号と分周器103から
の基準周波数信号を位相比較器42で比較し、ローパスフ
ィルタ44で平滑した制御電圧Vcがバッファアンプ46を介
して加えられる。位相比較回路42の時間軸誤差検出出力
に応じて第１可変遅延回路24の遅延時間を制御する系統
が水平同期信号による粗制御を行う時間軸補正手段に相
当する。 バーストゲート102では、水平同期信号を用いて再生
信号中からカラーパースト信号（3.58MHz）を抽出す
る。カラーバースト信号は第15図に示すように水平同期
信号のバックポーチに挿入されている。位相比較器104
では、抽出されたカラーバースト信号と分周器101から
の基準周波数信号とを位相比較し、ローパスフィルタ10
6で平滑して、その電圧Vc′を制御電圧としてバッファ
アンプ108を介して第２可変遅延回路110に加える。位相
比較回路104の時間軸誤差検出出力に応じて第２可変遅
延回路110の遅延時間を制御する系統がカラーバースト
信号による密制御を行う時間軸補正手段に相当する。 以上のようにして、第１可変遅延回路24と第２可変遅
延回路110により、二重に時間軸制御がかけられて精度
のよい同期がかけられる。 なお、第２可変遅延回路110は、第14図中点線110′で
示す位置に設けるようにしてもよい。この場合は点線11
1で示すように、第２可変遅延回路110′の出力を水平同
期信号分離回路40およびバーストゲート102に加える。 また、可変遅延回路を２つ設ける代わりに、第16図に
示すように制御電圧VcとVc′を加算器112で加算して、
その加算値Vc＋Vc′により１つの可変遅延回路24を制御
するようにしてもよい。 あるいは、可変遅延回路24自体を前記第９図または第
10図のように２系統の制御系統を持つように構成し、各
制御系統に制御電圧Vc（Vc1,Vc2）、Vc′（Vc1′,Vc
2′）を加えるようにしてもよい。 〔発明の効果〕 以上説明したように、この発明によれば、ビデオディ
スクから得られる２値化HF信号をそのまま入力して時間
軸補正を行なうので、ほとんど信号伝達特性の劣化なし
で時間軸補正を行なうことができ、広い再生帯域を確保
して、高画質を実現することができる。また、再生ヘッ
ド内にタンジェンシャル制御のための複雑な機構も不要
になり、再生ヘッドの機構を簡略化し安価にすることが
できる。
信号のジッタ（時間軸方向のずれ）を、伝達特性を劣化
させることなく、かつ安価な構成で補正できるようにし
たものに関する。 〔従来の技術〕 ビデオディスクの記録方式は、FM変調された信号をそ
のままピットの長短、疎密として記録するアナログ方式
である。このため、ディスクの回転むらや偏心に原因す
る時間軸変動があると、即座に再生画像のゆれや色むら
となって表われる。 そこで、ビデオディスク再生装置では、再生信号のジ
ッタを補正するためのTBC（タイム・ベース・コレク
タ）機能を具えている。このTBCについて、従来のビデ
オディスク再生装置では、次の２つの方法が実用化され
ている。 １つは、第２図（ａ）に示すように２軸アクチュエー
タ11に時間軸補正のためのタンジェンシャルミラー12を
加えて３軸光ピックアップ10を構成したもので、いわば
メカニカルTBC方式である。この方式ではタンジェンシ
ャルミラー12を振らすことで画像のゆらぎに相当する大
きなずれを補正し、これをビデオ検波回路14でFM検波す
ることによりビデオ信号を得て、さらにカラーバースト
信号を基準としてこのビデオ信号中のカラー位相分のず
れに相当する微少なずれをカラーTBC16で補正すること
により、ジッタのないビデオ信号を得ている。 従来のTBC方式の他の１つは、第２図（ｂ）に示すよ
うに、２軸ピックアップ18からの２値化HF信号をビデオ
検波回路20で先に検波し、アナログビデオ信号にしてか
らTBC処理をするものである。すなわちビデオTBC22で
は、CCD（Charge Coupled Device）を使ってこのアナロ
グビデオ信号を再サンプリングし、そのサンプリング・
クロックを振ることにより画像のゆらぎに相当する大き
なずれを補正し、カラー位相分に相当する微少なずれを
第２図（ａ）の方式と同様にカラーTBC23で補正してい
る。 〔発明が解決しようとする問題点〕 前記第２図（ａ）方式では、光ピックアップ10が３軸
制御であるので、構造が複雑で、高い工作精度が要求さ
れる上に、調整も難しく、非常に高価になる欠点があっ
た。また、再生帯域をビデオ復調後のカラーTBC16で制
限し、解像度が低下する欠点があった。 また、前記第２図（ｂ）の方式では、光ピックアップ
18は２軸で済むが、ビデオTBC22でアナログビデオ信号
を再サンプリングし、その後再び元に戻すという処理を
介在させるので、再生帯域が第２図（ａ）の方式よりさ
らに制限されてしまう欠点があった。 この発明は、前記従来の技術における欠点を解決し
て、伝達特性をほとんど劣化させることなく、かつ安価
に時間軸補正を行なうことができるビデオディスク再生
装置を提供しようとするものである。 〔問題点を解決するための手段〕 ビデオディスク上の記録ピットからパルスFM変調され
た２値化HF信号を得るピックアップ手段と、この２値化
HF信号が直接入力されるCMOSインバータ回路とこの２値
化HF信号に含まれる時間軸誤差を検出する回路とを有
し、該検出される時間軸誤差に応じて前記CMOSインバー
タ回路の電源電圧を変化させ該２値化HF信号の時間軸補
正を電気的に行なう時間軸補正手段と、時間軸補正され
た前記２値化HF信号をパルスFM検波してビデオディスク
再生信号を得るFM検波手段とを有するものである。 〔作 用〕 この発明の前記解決手段によれば、ピックアップから
の２値化HF信号はそのままCMOSインバータ回路に入力さ
れて時間軸補正がなされ、その後パルスFM検波される。
これによれば、CMOSインバータ回路を用いて２値化HF信
号のまま時間軸補正を行なうので、ほとんど信号伝達特
性を劣化させることなく時間軸補正を行なうことがで
き、広い再生帯域を確保して、高画質を実現することが
できる。また、光ピックアップは構造が簡単な２軸タイ
プで済み、安価に構成することができる。 〔実施例１〕 この発明の一実施例を第１図に示す。 第１図において、ディスク11には時間軸について連続
値をとりうる（すなわちアナログ的に変化する）パルス
幅変調された映像＋音声＋同期信号が記録されている。
光ピックアップ10はディスク11に対し垂直方向および径
方向に移動可能な２軸形が用いられている。光ピックア
ップ10で再生されたディスク11の再生信号は、時間軸上
に情報を有する２値化信号であり、かつ、ディスク回転
サーボでは補償しきれない変化の速い情報トラック方向
のゆらぎすなわちジッタを含んでいる。この再生信号は
HFアンプ22を介してCMOSインバータ回路で構成される可
変遅延回路24に入力され、制御電圧Vcに応じて連続的に
変化する遅延時間をもって出力される。 可変遅延回路24の出力信号は、バッファアンプ26を介
してバンドパスフィルタ28,30,32およびFM検波回路34,3
6,38に通され、左右チャンネルの音声信号と映像信号が
出力される。 水平同期信号分離回路40は、ディスク11の再生信号に
含まれている水平同期信号を分離する。分離された水平
同期信号はディスクサーボ回路16を介してモータ18を制
御し、ディスク11の回転を一定化する。また、水平同期
信号は、位相比較器42において、水晶発振器44の発振信
号を分周期で分周して作成した基準周波数信号と位相比
較されて時間軸誤差が検出される。位相比較器42の出力
信号はローパスフィルタ44で平滑され、こうして得られ
た制御電圧Vcはバッファアンプ46を介して可変遅延回路
24の制御入力に加わる。この一連のループはPLL（フェ
ーズ・ロックド・ループ）を構成し、水平同期信号が基
準周波数信号に同期するように可変遅延回路24の遅延時
間が制御される。これが水平同期信号による時間軸補正
制御である。また、位相比較器42の時間軸誤差検出出力
に応じて可変遅延回路24の遅延時間を制御する系統が時
間軸補正手段に相当する。すなわち、再生信号が基準周
波数信号に対し時間軸方向に進んだ場合には、制御電圧
Vcにより可変遅延回路24の遅延時間が長くなり、再生信
号を時間軸方向に遅らせるように動作する。また、再生
信号が基準周波数信号に対し時間軸方向に遅れた場合に
は、制御電圧Vcにより可変遅延回路24の遅延時間が短く
なり、再生信号を時間軸方向に進ませるように動作す
る。このようにしてジッタが吸収される。 ところで、可変遅延回路24は前述のようにCMOSインバ
ータを利用して構成される。CMOSインバータは、第３図
に示すように、ｐチャネルMOS−FET50とｎチャネルMOS
−FET52をゲートどうし、ドレインどうし互いにそれぞ
れ接続し、ソースに電源電圧VDD、VSSをそれぞれ印加
し、入力端子54を介してゲートに信号を入力し、ドレイ
ンから出力端子56に入力信号の反転信号を出力するよう
にしたものである。 このCMOSインバータ60においては入力と出力との間に
遅延時間が生じる。この遅延時間は、第４図に示すよう
に、電源電圧VDD−VSSに依存し、電源電圧VDD−VSSが小
さいほど遅延時間が大きく、その変化率も大きい。これ
は電源電圧VDD−VSSや温度によって素子のコンダクタン
スが変化するためである。 したがって、この性質を利用し前記制御電圧Vcにより
CMOSインバータ60の印加電圧を制御すれば遅延時間を任
意に制御することができる。COMSインバータ60は１個あ
たり約３〜5nsの遅延時間が得られ、これを第５図に示
すように多段にカスケード接続することによってより長
い遅延時間を得ることができる。例えば、10000段接続
すれば、30〜50μｓの遅延時間を得ることができる。 CMOSインバータを用いた可変遅延回路24の構成例を第
６図乃至第12図に示す。 第６図の可変遅延回路24は、CMOSインバータ60の一方
のMOS−FET50と電源電圧ＶDDとの間に印加電圧制御用MO
S−FET62を挿入したものである。第１図のHFアンプ22か
ら得られる時間軸上に情報を有する２値化信号は入力端
子54から入力されて、遅延信号は出力端子56から出力さ
れる。制御電圧Vcは、制御入力端子c2から入力される、
電源電圧VSSを基準として制御電圧Vcが小さくなると、C
MOSインバータ60の印加電圧が大きくなって遅延時間は
短くなり、電源電圧VSSを基準として制御電圧Vcが大き
くなると、CMOSインバータ60の印加電圧が小さくなって
遅延時間は長くなる。 第７図の可変遅延回路24は、電圧制御系素子をCMOSイ
ンバータ60の両側に設けたものである。すなわち、ｐチ
ャネルMOS−FET50と電源電圧VDDの間にｐチャネルMOS−
FET62を挿入するほか、ｎチヤネルMOS−FET52と電源電
圧VSSの間にｎチャネルMOS−FET64を挿入している。こ
の場合、制御電圧はVc1とVc2の２種類用いて、ｎチャネ
ルMOS−FETとｐチャネルMOS−FET62にそれぞれ入力す
る。これら制御電圧Vc1とVc2は対照な電圧（VDD−Dc2＝
Vc1−VSS）として与えられる。 第８図の可変遅延回路24は、制御用MOS−FET62,64をC
MOSインバータ60の内側に設けたものである。 第９図の可変遅延回路24は、制御系統を２系統設けた
もので、第７図におけるMOS−FET62,64にMOS−FET62′,
64′をそれぞれ並列に接続したものである。これは後述
するように、水平同期信号による粗制御とカラーバース
ト信号による密制御の二重の制御を行なう場合等に利用
される。 第10図の可変遅延回路24は、第９図における電圧制御
素子を直列に接続したものである。 第11図の可変遅延回路24は、CMOSインバータ60を構成
するMOS−FET50,52の間に制御用MOS−FET64を挿入し、M
OS−FET50と電源VDDの間に制御用MOS−FET62を挿入した
ものである。 第12図の可変遅延回路24は、CMOSインバータ60を複数
段接続した場合のもので、制御用MOS−FET62,64により
各段共通に印加電圧を制御している。 ここで、第１図の実施例の具体例を第13図に示す。 第13図において、符号70は電源回路で、直流電圧をレ
ギュレータ72で定電圧化し、電源電圧VDD、VSS（vSS＝O
V）を出力する。 符号74は遅延時間安定化回路である。すなわち、ゲー
ト回路の遅延時間が、電源電圧VDD、VSSや温度の変動に
かかわらず常に一定となるようにゲート回路の印加電圧
を制御するものである。遅延時間安定化回路74におい
て、リング発振器76はインバータの遅延特性を利用した
もので、奇数個のインバータ78,80,82を縦列接続し、終
段のインバータ82の出力を初段のインバータ78に帰還し
て構成される。各インバータ78,80,82は、例えば前記第
７図のように構成される。リング発振器76の発振周波数
はそのオープンループの遅延時間で決まる。 リング発振器76の発振出力は、印加電圧84で波形整形
された後位相比較器86に入力される。位相比較器86は、
この信号と、水晶発振器88の出力パルスを分周器90で分
周して得られる基準周波数信号とを周波数および位相比
較し、その差に応じたパルス幅の信号を出力する。位相
比較器86の出力パルスはローパスフィルタ92で平滑され
る。 制御電圧発生回路94では、ローパスフィルタ92の出力
に基づき制御電圧Vc1、Vc2を発生させる。この制御電圧
Vc1、Vc2が前記リング発振器76を構成するインバータ7
8,80,82の制御入力端子c1、c2に入力され、その印加電
圧を制御する。インバータ78、80、82の遅延特性は印加
電圧により変化するので、以上のループによって負帰還
となるように構成してやれば、いわゆるPLLとなり、リ
ング発振器76からは極めて安定した発振周波数（分周器
90からの基準周波数の精度）が得られる。つまり、電源
電圧VDD、VSSや温度の変動にかかわらず、各インバータ
78、80、82は一定の遅延時間に制御される。したがっ
て、第13図の回路全体を１つのIC基板上に作成し、その
中の各インバータに電源電圧VDD、VSSと制御電圧Vc1、V
c2を共通に加えれば、各インバータの遅延時間はすべて
電源電圧VDD、VSSや温度の変動の影響のない安定したも
のとなる。 可変遅延回路24は、複数段のインバータ24−１乃至24
−ｎを縦列接続して構成している。ここでは、バッファ
アンプ46から出力されるジッタ信号（交流信号）をコン
デンサC10、C12を介して制御電圧Vc1、Vc2に加算して各
インバータ24−１乃至24−ｎに加えて遅延時間を可変制
御している。 FM検波回路34は、インバータ34−１乃至34−４を縦列
接続し、バンドパスフィルタ28の出力を初段のインバー
タ34−１から入力し、終段のインバータ34−４の出力と
バンドパスフィルタ28からの出力をそのまま排他的オア
回路100に入力して構成される。各インバータ34乃至34
−４は、VDD、VSSを電源として端子c1、c2に入力される
制御電圧Vc1、Vc2により印加電圧が制御され、電源電圧
vDD、VSSや温度の変動にかかわらず、一定の遅延時間に
制御される。 〔実施例２〕 この発明の他の実施例を第14図に示す。これは、更に
精度の良い同期をかけるために、コンポジット信号に含
まれるカラーバースト信号で二重に時間軸制御をかける
ようにしたものである。すなわち、前述した水平同期信
号による時間軸補正制御は、時間軸変動の検出信号とし
て比較的低い周波数である水平同期信号を用いているの
で、低域変動に対する制御精度は充分であるが、カラー
映像信号のような場合更に高域の時間軸変動に対しても
適切な補正制御が要求され、この高域の時間軸変動の検
出信号としては前述の水平同期信号だけでは未だ不十分
な場合が多い。この実施例は、より高域の時間軸変動を
的確に検出し時間軸補正するための変動検出信号とし
て、水平同期信号よりも遥かに高い周波数信号であるカ
ラーバースト信号を用いたものであり、水平同期信号に
よる主に長周期の時間軸補正制御（粗制御）とカラーバ
ースト信号による主に短周期の時間軸制御（密制御）の
双方を併せて実現するものである。なお、第１図と共通
する部分には同一の符号を用いる。 第14図において、第１可変遅延回路24は第１図の可変
遅延回路24そのもので、水平同期信号と分周器103から
の基準周波数信号を位相比較器42で比較し、ローパスフ
ィルタ44で平滑した制御電圧Vcがバッファアンプ46を介
して加えられる。位相比較回路42の時間軸誤差検出出力
に応じて第１可変遅延回路24の遅延時間を制御する系統
が水平同期信号による粗制御を行う時間軸補正手段に相
当する。 バーストゲート102では、水平同期信号を用いて再生
信号中からカラーパースト信号（3.58MHz）を抽出す
る。カラーバースト信号は第15図に示すように水平同期
信号のバックポーチに挿入されている。位相比較器104
では、抽出されたカラーバースト信号と分周器101から
の基準周波数信号とを位相比較し、ローパスフィルタ10
6で平滑して、その電圧Vc′を制御電圧としてバッファ
アンプ108を介して第２可変遅延回路110に加える。位相
比較回路104の時間軸誤差検出出力に応じて第２可変遅
延回路110の遅延時間を制御する系統がカラーバースト
信号による密制御を行う時間軸補正手段に相当する。 以上のようにして、第１可変遅延回路24と第２可変遅
延回路110により、二重に時間軸制御がかけられて精度
のよい同期がかけられる。 なお、第２可変遅延回路110は、第14図中点線110′で
示す位置に設けるようにしてもよい。この場合は点線11
1で示すように、第２可変遅延回路110′の出力を水平同
期信号分離回路40およびバーストゲート102に加える。 また、可変遅延回路を２つ設ける代わりに、第16図に
示すように制御電圧VcとVc′を加算器112で加算して、
その加算値Vc＋Vc′により１つの可変遅延回路24を制御
するようにしてもよい。 あるいは、可変遅延回路24自体を前記第９図または第
10図のように２系統の制御系統を持つように構成し、各
制御系統に制御電圧Vc（Vc1,Vc2）、Vc′（Vc1′,Vc
2′）を加えるようにしてもよい。 〔発明の効果〕 以上説明したように、この発明によれば、ビデオディ
スクから得られる２値化HF信号をそのまま入力して時間
軸補正を行なうので、ほとんど信号伝達特性の劣化なし
で時間軸補正を行なうことができ、広い再生帯域を確保
して、高画質を実現することができる。また、再生ヘッ
ド内にタンジェンシャル制御のための複雑な機構も不要
になり、再生ヘッドの機構を簡略化し安価にすることが
できる。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すブロック図であ
る。 第２図（ａ）は、従来の時間軸補正方式を示すブロック
図である。 第２図（ｂ）は、従来の別の時間軸補正方式を示すブロ
ック図である。 第３図は、CMOSインバータを示す回路図である。 第４図は、第３図のCMOSインバータにおける電源電圧対
遅延時間特性を示す特性図である。 第５図は、第３図のCMOSインバータを多段接続した回路
図である。 第６図乃至第12図は、第１図の可変遅延回路24の構成例
を示す回路図である。 第13図は、第１図の回路の具体例を示す回路図である。 第14図は、この発明の他の実施例を示す回路図である。 第15図は、水平同期信号とカラーバースト信号を示す波
形図である。 第16図は、水平同期信号とカラーバースト信号で二重に
時間軸制御をする場合の他の構成例を示す回路図であ
る。 10……光ピックアップ、11……ビデオディスク、24……
可変遅延回路（CMOSインバータ回路）、34,36,38……FM
検波回路、42,104……位相比較器（時間軸誤差を検出す
る回路）。
る。 第２図（ａ）は、従来の時間軸補正方式を示すブロック
図である。 第２図（ｂ）は、従来の別の時間軸補正方式を示すブロ
ック図である。 第３図は、CMOSインバータを示す回路図である。 第４図は、第３図のCMOSインバータにおける電源電圧対
遅延時間特性を示す特性図である。 第５図は、第３図のCMOSインバータを多段接続した回路
図である。 第６図乃至第12図は、第１図の可変遅延回路24の構成例
を示す回路図である。 第13図は、第１図の回路の具体例を示す回路図である。 第14図は、この発明の他の実施例を示す回路図である。 第15図は、水平同期信号とカラーバースト信号を示す波
形図である。 第16図は、水平同期信号とカラーバースト信号で二重に
時間軸制御をする場合の他の構成例を示す回路図であ
る。 10……光ピックアップ、11……ビデオディスク、24……
可変遅延回路（CMOSインバータ回路）、34,36,38……FM
検波回路、42,104……位相比較器（時間軸誤差を検出す
る回路）。
Claims (1)
- (57)【特許請求の範囲】 １．ビデオディスク上の記録ピットからパルスFM変調さ
れた２値化HF信号を得るピックアップ手段と、 この２値化HF信号が直接入力されるCMOSインバータ回路
とこの２値化HF信号に含まれる時間軸誤差を検出する回
路とを有し、該検出される時間軸誤差に応じて前記CMOS
インバータ回路の電源電圧を変化させ該２値化HF信号の
時間軸補正を電気的に行なう時間軸補正手段と、 時間軸補正された前記２値化HF信号をパルスFM検波して
ビデオディスク再生信号を得るFM検波手段とを有するビ
デオディスク再生装置。 ２．前記時間軸補正手段は、水平同期信号による粗制御
と、カラーバースト信号による密制御とからなる時間軸
補正を行なうものであることを特徴とする特許請求の範
囲第１項に記載のビデオディスク再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189184A JP2679032B2 (ja) | 1986-08-12 | 1986-08-12 | ビデオデイスク再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189184A JP2679032B2 (ja) | 1986-08-12 | 1986-08-12 | ビデオデイスク再生装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078684A Division JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292171A JPS6292171A (ja) | 1987-04-27 |
| JP2679032B2 true JP2679032B2 (ja) | 1997-11-19 |
Family
ID=16236910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189184A Expired - Fee Related JP2679032B2 (ja) | 1986-08-12 | 1986-08-12 | ビデオデイスク再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679032B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065846A1 (ja) | 2011-11-04 | 2013-05-10 | ヤマハ株式会社 | 自励発振型ｄ級アンプおよび自励発振型ｄ級アンプの自励発振周波数制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146211U (ja) * | 1981-03-09 | 1982-09-14 |
-
1986
- 1986-08-12 JP JP61189184A patent/JP2679032B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065846A1 (ja) | 2011-11-04 | 2013-05-10 | ヤマハ株式会社 | 自励発振型ｄ級アンプおよび自励発振型ｄ級アンプの自励発振周波数制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292171A (ja) | 1987-04-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |