JPS6113609B2

JPS6113609B2 -

Info

Publication number: JPS6113609B2
Application number: JP55077984A
Authority: JP
Inventors: Koichi Okumura
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-06-10
Filing date: 1980-06-10
Publication date: 1986-04-14
Also published as: JPS575163A

Description

【発明の詳細な説明】本発明は、擬似障害発生方式、特に情報処理装
置の障害処理機能確認のために行なう擬似障害発
生方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pseudo-failure generation method, particularly to a pseudo-fault generation method used to confirm a failure handling function of an information processing device.

従来の擬似障害発生方式は、擬似障害発生条件
をレジスタ等に設定しておき、カウンタ等により
例えば何クロツク後に擬似障害を発生させるかの
タイミング指定を行つて、ねらつたタイミングで
障害発生を行なうようになつていた。 In the conventional pseudo-fault generation method, the pseudo-fault generation conditions are set in a register, etc., and a counter or the like is used to specify the timing, for example, after how many clocks, to generate the pseudo-fault, so that the fault occurs at the targeted timing. I was getting used to it.

以下に、従来の擬似障害発生方式について、図
面を参照して説明する。 A conventional pseudo failure generation method will be described below with reference to the drawings.

第１図は従来の一例を示すブロツク図で、擬障
発生条件用レジスタ１とその出力である擬障発生
条件MODを解読するデコーダ２と、タイミング
を設定するためのカウンタ３が０になつたことを
検出する為の比較回路４と通常のエラー検出のた
めのエラーチエツク回路５と、その出力であるチ
エツク信号CHKと、デコーダ２の出力をORする
ためのOR回路６とマスク情報Ｍとの論理積を得
るためのAND回路７と、その出力を保持するた
めのエラーインジケータ８と再試行可／不可を判
定するための再試行可／不可判定回路９から構成
される。 Figure 1 is a block diagram showing an example of the conventional system, which includes a register 1 for pseudo-failure conditions, a decoder 2 for decoding the pseudo-failure condition MOD that is the output, and a counter 3 for setting the timing when it reaches 0. A comparison circuit 4 for detecting the error, an error check circuit 5 for normal error detection, a check signal CHK which is the output thereof, an OR circuit 6 for ORing the output of the decoder 2, and mask information M. It is composed of an AND circuit 7 for obtaining a logical product, an error indicator 8 for holding its output, and a retry enable/disable determination circuit 9 for determining retry enable/disable.

以下に、第１図に示す従来例の動作を第２図に
示すタイムチヤートを用いて説明する。 The operation of the conventional example shown in FIG. 1 will be explained below using the time chart shown in FIG. 2.

命令Ｉが命令I₀₁のときに擬障発生条用レジス
タ１とタイミング指定のためのカウンタ３に然る
べき値を設定する。カウンタ３は例えばクロツク
の供給ごとにカウントダウンされ、次の命令I₀₂
の適当なタイミング（カウンタの値いかんにより
再誌行可又は不可のいずれかをとりうる。）にて
カウンタ３が０になつた時、デコーダ２がエネイ
ブルとなり、OR回路６の出力が論理的に“１”
になり、AND回路７でマスク情報Ｍによりマス
クをかけられた上、エラーインジケータ８がセツ
トされ擬似障害が発生する。この時、再試行可／
不可判定回路９は本来の命令I₀₂のプログラムシ
ーケンスに於ける可／不可状態を示すもので更新
条件Ａにより設定される。命令I₀₂以降の命令を
カウンタで指定しても構わない。 When the instruction I is the instruction I ₀₁ , appropriate values are set in the register 1 for pseudo-failure occurrence condition and the counter 3 for timing specification. Counter 3 counts down, for example, every time a clock is supplied, and the next instruction I ₀₂
When the counter 3 reaches 0 at an appropriate timing (depending on the value of the counter, it is possible to enable or disable reprinting), the decoder 2 becomes enabled, and the output of the OR circuit 6 becomes logical. “1”
Then, it is masked by the mask information M in the AND circuit 7, and the error indicator 8 is set to generate a pseudo failure. At this time, you can try again/
The impossibility determination circuit 9 indicates the propriety/disposability state of the original instruction _I02 in the program sequence, and is set by the update condition A. Instructions after instruction I ₀₂ may be specified by a counter.

したがつて、エラーインジケータ８に設定され
る擬似故障は、擬障発生条件MODに応じた信号
をエラー信号として設定するために、再試行可／
不可判定回路９が更新条件Ａにより、再試行可／
不可信号RTBが設定されたのちに設定されるよ
うに、カウンタ３の値を予め設定し、しかるの
ち、クロツクを供給しなければならず、ハードウ
エア／フアームウエア環境に応じるようにカウン
タ３の値が設定されなければならない。 Therefore, the pseudo-fault set in the error indicator 8 is set as the error signal according to the pseudo-fault occurrence condition MOD.
The impossibility judgment circuit 9 determines whether retry is possible or not based on update condition A.
The value of counter 3 must be preset so that it is set after the disable signal RTB is set, and then the clock must be supplied, and the value of counter 3 must be set according to the hardware/firmware environment. must be set.

従つて再試行可／不可等の擬似障害発生時の動
作環境を上記タイミング指定で設定するためハー
ドウエア環境がかわると、擬似障害発生環境もか
わり、ハードウエア／フアームウエア環境を熟知
しないとねらつた擬似障害の発生が不可能となる
ことがあり、保守管理上も注意を要した。 Therefore, when the hardware environment changes to set the operating environment when a pseudo failure occurs, such as whether retry is possible or not, by specifying the above timing, the environment where the pseudo failure occurs also changes, so it is recommended that you do not have a thorough knowledge of the hardware/firmware environment. Occurrence of pseudo-failures may not be possible, and care must be taken in maintenance management.

すなわち、従来の擬似障害発生方式は、擬似障
害プログラムの作成がハードウエア／フアームウ
エアの動作環境に応じなければならず、難かし
く、かつ汎用化できないという欠点があつた。 That is, the conventional pseudo-failure generation method has the drawback that the creation of a pseudo-fault program must be adapted to the operating environment of the hardware/firmware, making it difficult and unable to be generalized.

本発明の目的は、擬似障害プログラムの作成が
容易にして汎用化を達成できる擬似障害発生方式
を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method for generating a simulated failure that can easily create a simulated failure program and achieve generalization.

すなわち、本発明の目的は、ハードウエア／フ
アームウエア環境に極力依存せずに擬似障害プロ
グラムが作成可能となる擬似障害発生方式を提供
することにある。 That is, an object of the present invention is to provide a pseudo-failure generation method that allows a pseudo-fault program to be created without depending on the hardware/firmware environment as much as possible.

本発明の擬似故障発生方式は、擬障環境設定信
号を出力する擬障環境強制設定回路と、更新条件
および前記擬障環境設定信号に応じた再試行可／
不可信号を出力する再試行可／不可判定回路と、
擬障発生条件を格納する擬障発生条件用レジスタ
と、エラー信号を出力するエラーインジケータ
と、前記擬障環境設定信号の出力時に前記エラー
インジケータに前記擬障発生条件に応じた信号を
前記エラー信号として設定するための擬障タイミ
ングを発生する擬障タイミング強制発生回路とを
含んで構成される。 The simulated failure generation method of the present invention includes a simulated failure environment forced setting circuit that outputs a simulated failure environment setting signal, and a retry/failure environment setting circuit that outputs a simulated failure environment setting signal, and a retry/failure environment setting circuit that outputs a simulated failure environment setting signal.
a retry permission/impossibility determination circuit that outputs a failure signal;
a register for pseudo-fault occurrence conditions that stores pseudo-fault occurrence conditions; an error indicator that outputs an error signal; and a signal corresponding to the pseudo-fault occurrence condition to be sent to the error indicator when the pseudo-fault environment setting signal is output. and a pseudo-failure timing forced generation circuit that generates pseudo-failure timing to set as the fault timing.

すなわち、本発明の擬障発生方式は、障害検出
機能と障害処理機能を有する情報処理装置に於い
て前記情報処理装置の機能確認の為に擬似障害発
生の為の情報を格納する手段と、該情報にもとづ
き再試行可／不可等の擬似障害発生時の動作環境
を通常動作タイミングとは独立に強制的に設定す
る手段と、該環境設定後に該情報にもとづき擬似
障害を通常動作タイミングによらず、直接的に設
定する手段を含んで構成される。 That is, the pseudo fault occurrence method of the present invention includes means for storing information for pseudo fault occurrence in order to confirm the function of the information processing device in an information processing device having a fault detection function and a fault processing function; A means for forcibly setting an operating environment when a pseudo failure occurs, such as allowing/disabling retry based on information, independently of the normal operation timing, and after setting the environment, setting a pseudo failure based on the information regardless of the normal operation timing. , and includes means for directly setting the settings.

次に、本発明の実施例について、図面を参照し
て説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第３図は本発明の一実施例を示すブロツク図
で、擬障発生条件用レジスタ１とその出力である
擬障発生条件MODを解読するデコーダ２と通常
のエラー検出のためのエラーチエツク回路５と、
その出力とデコーダ２の出力とをORするための
OR回路６とマスク情報Ｍにしたがつた条件をか
けるためのAND回路７と、その出力を保持する
ためのエラーインジケータ８と、再試行可／不可
を判定するための再試行／不可判定回路９と擬似
障害発生のタイミングを強制的に発生させる擬障
タイミング強制発生回路１０と擬似障害発生時の
動作環境、例えば再試行可／不可回路９を強制的
に設定する擬障環境強制設定信号１１とから構成
される。 FIG. 3 is a block diagram showing one embodiment of the present invention, which includes a pseudo-failure condition register 1, a decoder 2 for decoding the pseudo-fault condition MOD which is the output thereof, and an error check circuit 5 for normal error detection. and,
To OR the output and the output of decoder 2,
An AND circuit 7 for applying conditions according to the OR circuit 6 and mask information M, an error indicator 8 for holding the output thereof, and a retry/impossibility determination circuit 9 for determining retry permission/impossibility. and a pseudo-failure timing forced generation circuit 10 that forcibly generates the timing of pseudo-failure occurrence; and a pseudo-fault environment forced setting signal 11 that forcibly sets the operating environment when a pseudo-fault occurs, for example, the retry enable/disable circuit 9. It consists of

次に第３図に示す本発明の一実施例の動作を第
４図に示すタイムチヤートを参照しながら説明す
る。 Next, the operation of the embodiment of the present invention shown in FIG. 3 will be explained with reference to the time chart shown in FIG.

擬障発生条件用レジスタ１の設定を行なつたの
ち、擬障環境強制設定回路１１により再試行可／
不可の判定回路９を可又は不可へ強制セツトす
る。そして擬障タイミング強制発生回路１０によ
りデコーダ２をエネイブルにし、OR回路６、
AND回路７を経てエラーインジケータ８がセツ
トされ、擬似障害が発生する。このように、命令
I₁₁の中で擬似障害が発生する。また、再試行可
により再度命令I₁₁を実行する時は再試行成功に
したければ、２度目（２より大きい数でも構わな
い）以降は擬似障害を発生させずに命令I₁₁を終
了すればよいし、再試行不成功にしたければ、２
度目（２より大きい数でも構わない）以降で再度
擬似障害を発生させればよい。 After setting the pseudo-fault condition register 1, the pseudo-fault environment forced setting circuit 11 allows retry.
The impossibility judgment circuit 9 is forcibly set to acceptable or impossible. Then, the false fault timing forced generation circuit 10 enables the decoder 2, and the OR circuit 6,
An error indicator 8 is set via an AND circuit 7, and a pseudo failure occurs. In this way, the command
A pseudo failure occurs in I ₁₁ . Also, when executing instruction I ₁₁ again with retry enabled, if you want the retry to be successful, you can terminate instruction I ₁₁ without causing a pseudo failure from the second time onwards (a number greater than 2 is fine). and if you want to make the retry unsuccessful, use 2
It is sufficient to cause the pseudo failure to occur again after the first time (the number may be greater than 2).

本発明の擬似故障発生方式は、擬障環境強制設
定回路を追加することにより、任意の時点で再試
行可／不可信号の設定が可能となるので、ハード
ウエア／フアームウエア環境の依存性がなくせる
ため、擬似障害プログラムの作成容易化、汎用化
が達成できるという効果がある。 The pseudo-failure generation method of the present invention makes it possible to set the retry enable/disable signal at any time by adding a pseudo-fault environment forced setting circuit, so there is no dependence on the hardware/firmware environment. This has the effect of making it easier to create a pseudo-failure program and making it more versatile.

すなわち、本発明の擬似障害発生方式は擬似障
害発生時の動作環境を通常動作タイミングとは独
立に強制的に設定可能とし、かつ擬似障害を通常
動作タイミングによらず、直接的に設定可能とす
ることによりハードウエア／フアームウエア環境
に極力依存せずに擬似障害プログラムが作成でき
るという効果がある。 In other words, the simulated failure generation method of the present invention makes it possible to forcibly set the operating environment when a simulated failure occurs, independent of the normal operation timing, and also allows the simulated failure to be set directly, regardless of the normal operation timing. This has the effect that a pseudo-failure program can be created without depending on the hardware/firmware environment as much as possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の一例を示すブロツク図、第２図
は第１図に示す従来例の動作を説明するためのタ
イムチヤート、第３図は本発明の一実施例を示す
ブロツク図、第４図は第３図に示す実施例の動作
を説明するためのタイムチヤートである。１…擬障発生条件用レジスタ、２…デコーダ、
３…カウンタ、４…比較回路、５…エラーチエツ
ク回路、６…OR回路、７…AND回路、８…エラ
ーインジケータ、９…再試行可／不可判定回路、
１０…擬障タイミング強制発生回路、１１…擬障
環境強制設定回路、Ｉ，I₀₁，I₀₂，I₁₁…命令、
MOD…擬障発生条件、RTB…再試行可／不可信
号、RT…擬障環境設定信号、Ｒ…擬障タイミン
グ、EIF…エラー信号、Ｍ…マスク情報、Ａ…更
新条件、CNT…カウント信号、CHK…チエツク
信号。 FIG. 1 is a block diagram showing a conventional example, FIG. 2 is a time chart for explaining the operation of the conventional example shown in FIG. 1, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. The figure is a time chart for explaining the operation of the embodiment shown in FIG. 1...Register for false fault occurrence condition, 2...Decoder,
3... Counter, 4... Comparison circuit, 5... Error check circuit, 6... OR circuit, 7... AND circuit, 8... Error indicator, 9... Retry possible/impossible judgment circuit,
10...False fault timing forced generation circuit, 11...False fault environment forced setting circuit, I, _I01 , _I02 , _I11 ...Instruction,
MOD...pseudo fault occurrence condition, RTB...retry possible/unable signal, RT...pseudo fault environment setting signal, R...pseudo fault timing, EIF...error signal, M...mask information, A...update condition, CNT...count signal, CHK…Check signal.

Claims

【特許請求の範囲】[Claims]

１擬障環境設定信号を出力する擬障環境強制設
定回路と、更新条件および前記擬障環境設定信号
に応じた再試行可／不可信号を出力する再試行
可／不可判定回路と、擬障発生条件を格納する擬
障発生条件用レジスタと、エラー信号を出力する
エラーインジケータと、前記擬障環境設定信号の
出力時に前記エラーインジケータに前記擬障発生
条件に応じた信号を前記エラー信号として設定す
るための擬障タイミングを発生する擬障タイミン
グ強制発生回路とを含むことを特徴とする擬似障
害発生方式。1 A simulated failure environment forced setting circuit that outputs a simulated failure environment setting signal, a retry enable/disable judgment circuit that outputs a retry enable/disable signal according to the update condition and the simulated fault environment set signal, and a simulated fault environment a pseudo-failure condition register for storing conditions; an error indicator for outputting an error signal; and a signal corresponding to the pseudo-fault condition to be set as the error signal in the error indicator when the pseudo-fault environment setting signal is output. A pseudo-failure generation method comprising: a pseudo-fault timing forced generation circuit that generates pseudo-fault timing for the purpose of the present invention.