JPS61131026A - Ａ／ｄ変換デ−タ記録装置 - Google Patents
Ａ／ｄ変換デ−タ記録装置Info
- Publication number
- JPS61131026A JPS61131026A JP25177884A JP25177884A JPS61131026A JP S61131026 A JPS61131026 A JP S61131026A JP 25177884 A JP25177884 A JP 25177884A JP 25177884 A JP25177884 A JP 25177884A JP S61131026 A JPS61131026 A JP S61131026A
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- Japan
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- signal
- conversion
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、Ａ／Ｄ変換器によりアナログ値をディジタル
値に変換した場合、変換されたディジタル値をメモリに
収納するためのＡ／Ｄ変換データ記録装置に関する。
値に変換した場合、変換されたディジタル値をメモリに
収納するためのＡ／Ｄ変換データ記録装置に関する。
コンピュータでは、入力されたアナログ値をＡ／Ｄ変換
器によりディジタル値に変換し、この変換されたディジ
タル値をメモリに収納しておき、必要時にこれをとり出
して所要の演算に使用する動作が行なわれる。このよう
な動作のうち、Ａ／Ｄ変換器により得られたディジタル
値をメモリに収納する動作を図により説明する。
器によりディジタル値に変換し、この変換されたディジ
タル値をメモリに収納しておき、必要時にこれをとり出
して所要の演算に使用する動作が行なわれる。このよう
な動作のうち、Ａ／Ｄ変換器により得られたディジタル
値をメモリに収納する動作を図により説明する。
第３図はマイクロコンビエータのシステム構成図である
０図で、１は各種の演算、制御を行なうＣＰＵ （中央
処理装置）、２はＣＰＵＩの動作の手順を記憶するＲＯ
Ｍ （リード・オンリ・メモリ）、３はとり入れられた
データや演算、制御の結果を記憶するＲＡＭ （ランダ
ム・アクセス・メモリ）、４は入力されたアナログ値ａ
をディジタル値に変換するＡ／Ｄ変換器である。これら
ＲＯＭ２．ＲＡＭ３およびＡ／Ｄ変換器４と、ＣＰＵＩ
との間は、アドレスバス、データバスおよびコントロー
ルバスで接続されており、ＣＰＵＩはこれらのバスを用
いＣＲＯＭ２．ＲＡＭ３．Ａ／Ｄ変換器４の間における
信号の授受を行なう。
０図で、１は各種の演算、制御を行なうＣＰＵ （中央
処理装置）、２はＣＰＵＩの動作の手順を記憶するＲＯ
Ｍ （リード・オンリ・メモリ）、３はとり入れられた
データや演算、制御の結果を記憶するＲＡＭ （ランダ
ム・アクセス・メモリ）、４は入力されたアナログ値ａ
をディジタル値に変換するＡ／Ｄ変換器である。これら
ＲＯＭ２．ＲＡＭ３およびＡ／Ｄ変換器４と、ＣＰＵＩ
との間は、アドレスバス、データバスおよびコントロー
ルバスで接続されており、ＣＰＵＩはこれらのバスを用
いＣＲＯＭ２．ＲＡＭ３．Ａ／Ｄ変換器４の間における
信号の授受を行なう。
ここで、ＣＰＵＩとＡ／Ｄ変換器４との間の信号の授受
について、第４図および第５図（ａ）乃至（ｃ）を参照
しながら説明する。第４図はｃｐＵｌとＡ／Ｄ変換器４
のシステム構成図であり、第５図（ａ）乃至（Ｃ）はＣ
ＰＵＩとＡ／Ｄ変換器４の動作を示すタイムチャートで
ある。図中、ａはＡ／Ｄ変換器４に入力されるアナログ
値、ＳはＣＰＵＩからＡ／Ｄ変換器４に出力される変換
指令信号、ｅはＡ／Ｄ変換器４からＣＰＵＩに出力され
る変換終了信号、ｄはＡ／Ｄ変換器４で変換されたディ
ジタルデータである。
について、第４図および第５図（ａ）乃至（ｃ）を参照
しながら説明する。第４図はｃｐＵｌとＡ／Ｄ変換器４
のシステム構成図であり、第５図（ａ）乃至（Ｃ）はＣ
ＰＵＩとＡ／Ｄ変換器４の動作を示すタイムチャートで
ある。図中、ａはＡ／Ｄ変換器４に入力されるアナログ
値、ＳはＣＰＵＩからＡ／Ｄ変換器４に出力される変換
指令信号、ｅはＡ／Ｄ変換器４からＣＰＵＩに出力され
る変換終了信号、ｄはＡ／Ｄ変換器４で変換されたディ
ジタルデータである。
ＲＯＭ２において、手順がアナログ値ａのとり入れに至
ると、ＣＰＵＩはこれに従ってＡ／Ｄ変換器４に対して
第５図（ａ）に示すように変換指令信号Ｓを出力する。
ると、ＣＰＵＩはこれに従ってＡ／Ｄ変換器４に対して
第５図（ａ）に示すように変換指令信号Ｓを出力する。
Ａ／Ｄ変換器４は信号Ｓの立下りによりそのとき入力さ
れたアナログ値ａをディジタル値に変換する変換作業を
開始し、所要の変換時間（通常、積分型で数ｍ ｓｅｃ
、逐次比較型で数１０μｓｅｃ ）後、第５図（ｂ）に
示すようにディジタルデータｄが確定する。この確定の
期間内において、Ａ／Ｄ変換器４はＣＰＵ１に対して第
５図（ｃ）に示すように変換終了信号ｅを出力する。な
お、第５図（ｂ）、 （Ｃ）から明らかなように、変
換されたディジタルデータｄは、変換終了信号ｅの出力
の前の時間ｔ０から出力の後の時間１．の間確定してい
る。
れたアナログ値ａをディジタル値に変換する変換作業を
開始し、所要の変換時間（通常、積分型で数ｍ ｓｅｃ
、逐次比較型で数１０μｓｅｃ ）後、第５図（ｂ）に
示すようにディジタルデータｄが確定する。この確定の
期間内において、Ａ／Ｄ変換器４はＣＰＵ１に対して第
５図（ｃ）に示すように変換終了信号ｅを出力する。な
お、第５図（ｂ）、 （Ｃ）から明らかなように、変
換されたディジタルデータｄは、変換終了信号ｅの出力
の前の時間ｔ０から出力の後の時間１．の間確定してい
る。
ｃｐｕｉは変換終了信号ｅを受けると、これをＲＯＭ２
に伝達し、ＲＯＭ２の手順は変換されたディジタルデー
タｄのとり入れに移る。ＣＰＵＩはこれを読み取り、Ａ
／Ｄ変換器４からディジタルデータをとり入れ、これを
指定のメモリに収納する。
に伝達し、ＲＯＭ２の手順は変換されたディジタルデー
タｄのとり入れに移る。ＣＰＵＩはこれを読み取り、Ａ
／Ｄ変換器４からディジタルデータをとり入れ、これを
指定のメモリに収納する。
以上がＣＰＵＩとＡ／Ｄ変換器４との間の変換および変
換データのとり入れ動作である。ところで、近年、Ａ／
Ｄ変換器４の性能が向上し、その変換時間が大幅に短縮
され、周波数の高いアナ口 ）グ入力に対し
ても充分これに追従してディジタル変換できる高速のＡ
／Ｄ変換器が使用されるようになうた。そして、このよ
うな高速のＡ／Ｄ変換器を採用する場合、上記従来の手
段では、Ａ／Ｄ変換器の変換時間に比較し、ディジタル
データをメモリに収納する時間が極めて長くなり、この
高速のＡ／Ｄ変換器を有効に使用できないという問題が
生じていた。
換データのとり入れ動作である。ところで、近年、Ａ／
Ｄ変換器４の性能が向上し、その変換時間が大幅に短縮
され、周波数の高いアナ口 ）グ入力に対し
ても充分これに追従してディジタル変換できる高速のＡ
／Ｄ変換器が使用されるようになうた。そして、このよ
うな高速のＡ／Ｄ変換器を採用する場合、上記従来の手
段では、Ａ／Ｄ変換器の変換時間に比較し、ディジタル
データをメモリに収納する時間が極めて長くなり、この
高速のＡ／Ｄ変換器を有効に使用できないという問題が
生じていた。
本発明はこのような事情に鑑みてなされたものであり、
その目的は、上記従来の問題点を解決し、Ａ／Ｄ変換器
で変換されたディジタルデータを高速で記憶装置に収納
することができ、ひいては、Ａ／Ｄ変換器を有効に使用
することができるＡ／Ｄ変換データ記録装置を提供する
にある。
その目的は、上記従来の問題点を解決し、Ａ／Ｄ変換器
で変換されたディジタルデータを高速で記憶装置に収納
することができ、ひいては、Ａ／Ｄ変換器を有効に使用
することができるＡ／Ｄ変換データ記録装置を提供する
にある。
上記の目的を達成するため、本発明は、信号発生装置か
ら出力されるクロック信号をＡ／Ｄ変換装置の変換指令
信号として用いるとともに、当該クロック信号に基づき
記憶装置のアドレスをクロック信号発生毎に順次更新し
、Ａ／Ｄ変換装置の変換終了信号により、変換されたデ
ィジタルデータを記憶装置における更新されたアドレス
に記録することを特徴とする。
ら出力されるクロック信号をＡ／Ｄ変換装置の変換指令
信号として用いるとともに、当該クロック信号に基づき
記憶装置のアドレスをクロック信号発生毎に順次更新し
、Ａ／Ｄ変換装置の変換終了信号により、変換されたデ
ィジタルデータを記憶装置における更新されたアドレス
に記録することを特徴とする。
以下、本発明を図示の実施例に基づいて説明する。
第１図は本発明の実施例に係るＡ／Ｄ変換データ記録装
置のブロック図である０図で、３はＲＡＭ、４はＡ／Ｄ
変換器、６は基準のクロックパルスを発生するクロック
信号発生器、７はアドレスカウンタである。
置のブロック図である０図で、３はＲＡＭ、４はＡ／Ｄ
変換器、６は基準のクロックパルスを発生するクロック
信号発生器、７はアドレスカウンタである。
ここで、本実施例の動作を、第２図（ａ）乃至（６）に
示すタイムチャートを参照しながら説明する。クロック
信号発生器６からは第２図（ａ）に示すようにクロック
信号Ｃが出力される。本実施例では、このクロック信号
Ｃを第２図（Ｃ）に示すように変換指令信号として用い
、Ａ／Ｄ変換器４に入力する。Ａ／Ｄ変換器４ではクロ
ック信号Ｃの立下りにより、アナログ人力ａをディジタ
ル値に変換する変換作業が開始され、前述のようにディ
ジタル値ｄの確定期間内に第２図（ｅ）に示すように変
換終了信号Ｃが出力される。
示すタイムチャートを参照しながら説明する。クロック
信号発生器６からは第２図（ａ）に示すようにクロック
信号Ｃが出力される。本実施例では、このクロック信号
Ｃを第２図（Ｃ）に示すように変換指令信号として用い
、Ａ／Ｄ変換器４に入力する。Ａ／Ｄ変換器４ではクロ
ック信号Ｃの立下りにより、アナログ人力ａをディジタ
ル値に変換する変換作業が開始され、前述のようにディ
ジタル値ｄの確定期間内に第２図（ｅ）に示すように変
換終了信号Ｃが出力される。
一方、クロック信号発生器６からの信号Ｃは上述のよう
に変換指令信号としてＡ／Ｄ変換器４に入力されると同
時にアドレスカウンタ７にも人力され、このクロック信
号Ｃの入力毎にそのカウント値を１づつ増加してゆく。
に変換指令信号としてＡ／Ｄ変換器４に入力されると同
時にアドレスカウンタ７にも人力され、このクロック信
号Ｃの入力毎にそのカウント値を１づつ増加してゆく。
今、仮にクロック信号Ｃの入力により、そのカウント値
がＯになったとすると、アドレスカウンタ７からは第２
図（ｂ）に示すようにアドレス信号ａｄがＲＡＭ３に対
して出力され、ＲＡＭ３におけるアドレスｒＡＯ０Ｏ」
を指定する。なお、次のクロック信号Ｃが入力するとア
ドレスカランタフのカウント値は１となり、ＲＡＭ３の
アドレスｒＡＯＯＩＪが指定されることになる。
がＯになったとすると、アドレスカウンタ７からは第２
図（ｂ）に示すようにアドレス信号ａｄがＲＡＭ３に対
して出力され、ＲＡＭ３におけるアドレスｒＡＯ０Ｏ」
を指定する。なお、次のクロック信号Ｃが入力するとア
ドレスカランタフのカウント値は１となり、ＲＡＭ３の
アドレスｒＡＯＯＩＪが指定されることになる。
以上のように、クロック信号発生器６からクロック信号
Ｃが出力されると、このクロック信号Ｃの１サイクル間
に、Ａ／Ｄ変換器４において変換作業が行なわれ、ディ
ジタルデータｄが確定され、変換終了信号ｅが出力され
るとともに、ＲＡＭ３におけるアドレスｒＡＯＯＯＪが
指定される。そして、第２図（ｂ）、 （ｄ）に示す
ように、アドレスの指定はデータの変換が確定する以前
に確定している。Ａ／Ｄ変換器４からの変換信号ｅは、
ＲＡＭ３のイネーブル端子に出力され、又、ディジタル
データｄは、ＲＡＭ３のデータ端子に出力される。そし
て、変換終了信号ｅの出力により、ＲＡＭ３はイネーブ
ル状態となり、ディジタルデータｄはそのとき指定され
ているアドレスｒＡ０００」に記録される。同様の動作
がクロック信号Ｃの発生毎に繰り返され、ＲＡＭ３の各
アドレスには順次ディジタルデータが記録されてゆく。
Ｃが出力されると、このクロック信号Ｃの１サイクル間
に、Ａ／Ｄ変換器４において変換作業が行なわれ、ディ
ジタルデータｄが確定され、変換終了信号ｅが出力され
るとともに、ＲＡＭ３におけるアドレスｒＡＯＯＯＪが
指定される。そして、第２図（ｂ）、 （ｄ）に示す
ように、アドレスの指定はデータの変換が確定する以前
に確定している。Ａ／Ｄ変換器４からの変換信号ｅは、
ＲＡＭ３のイネーブル端子に出力され、又、ディジタル
データｄは、ＲＡＭ３のデータ端子に出力される。そし
て、変換終了信号ｅの出力により、ＲＡＭ３はイネーブ
ル状態となり、ディジタルデータｄはそのとき指定され
ているアドレスｒＡ０００」に記録される。同様の動作
がクロック信号Ｃの発生毎に繰り返され、ＲＡＭ３の各
アドレスには順次ディジタルデータが記録されてゆく。
このように、本実施例では、ＣＰＵを介することなく、
基本クロック信号により、Ａ／Ｄ変換器で変換されたデ
ィジタルデータを直接ＲＡＭに記録するようにしたので
、ディジタルデータの記録を高速で行なうことができ、
Ａ／Ｄ変換器を有効に使用することができる。又、基本
クロック信号によりＡ／Ｄ変換を行なっているので、ア
ナログ １信号のサンプリング処理が可能と
なる。
基本クロック信号により、Ａ／Ｄ変換器で変換されたデ
ィジタルデータを直接ＲＡＭに記録するようにしたので
、ディジタルデータの記録を高速で行なうことができ、
Ａ／Ｄ変換器を有効に使用することができる。又、基本
クロック信号によりＡ／Ｄ変換を行なっているので、ア
ナログ １信号のサンプリング処理が可能と
なる。
なお、Ａ／Ｄ変換器がどのような型のどのような性能の
ものであっても適用可能であるのは明らかである。
ものであっても適用可能であるのは明らかである。
以上述べたように、本発明では、ＣＰＵを介することな
く、クロック信号により、Ａ／Ｄ変換データを直接記憶
装置に記録するようにしたので、Ａ／Ｄ変換データの記
録を高速に行なうことかでき、Ａ／Ｄ変換器の有効な使
用が可能となる。
く、クロック信号により、Ａ／Ｄ変換データを直接記憶
装置に記録するようにしたので、Ａ／Ｄ変換データの記
録を高速に行なうことかでき、Ａ／Ｄ変換器の有効な使
用が可能となる。
第１図は本発明の実施例に係るＡ／Ｄ変換データ記録装
置のブロック図、第２図（ａ）、 （ｂ）。 （ｃ）、 （ｄ）、 （ｅ）は第１図に示す記録装
置の動作を説明するタイムチャート、第３図はマイクロ
コンピュータのシステム構成図、第４図はＣＰＵとＡ／
Ｄ変換器のブロック図、第５図（ａ）。 （ｂ）、 （Ｃ）は第４図に示す装置の動作を説明す
るタイムチャートである。 ３・・・ＲＡＭ、４・・・Ａ／Ｄ変換器、６・・・クロ
ック信号発生器、７・・・アドレスカウンタ。 代理人 弁理士 武 順次部 （ばか１名）１□ 第１図 卵 女 不 第２図 イ富５（ｅ） 第３図
置のブロック図、第２図（ａ）、 （ｂ）。 （ｃ）、 （ｄ）、 （ｅ）は第１図に示す記録装
置の動作を説明するタイムチャート、第３図はマイクロ
コンピュータのシステム構成図、第４図はＣＰＵとＡ／
Ｄ変換器のブロック図、第５図（ａ）。 （ｂ）、 （Ｃ）は第４図に示す装置の動作を説明す
るタイムチャートである。 ３・・・ＲＡＭ、４・・・Ａ／Ｄ変換器、６・・・クロ
ック信号発生器、７・・・アドレスカウンタ。 代理人 弁理士 武 順次部 （ばか１名）１□ 第１図 卵 女 不 第２図 イ富５（ｅ） 第３図
Claims (1)
- クロック信号を発生する信号発生装置と、前記クロック
信号によりデータ変換動作を開始するＡ／Ｄ変換装置と
、前記クロック信号に基づいて順次アドレスが更新され
るとともに前記Ａ／Ｄ変換装置の変換終了信号により変
換されたデータを更新されたアドレスに記憶する記憶装
置とで構成されることを特徴とするＡ／Ｄ変換データ記
録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25177884A JPS61131026A (ja) | 1984-11-30 | 1984-11-30 | Ａ／ｄ変換デ−タ記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25177884A JPS61131026A (ja) | 1984-11-30 | 1984-11-30 | Ａ／ｄ変換デ−タ記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131026A true JPS61131026A (ja) | 1986-06-18 |
Family
ID=17227780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25177884A Pending JPS61131026A (ja) | 1984-11-30 | 1984-11-30 | Ａ／ｄ変換デ−タ記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449297U (ja) * | 1990-08-31 | 1992-04-27 | ||
| US6688051B2 (en) * | 2002-03-07 | 2004-02-10 | Chong-Shien Tsai | Structure of an anti-shock device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251840A (en) * | 1975-10-22 | 1977-04-26 | Nippon Denso Co Ltd | Data input/output unit |
-
1984
- 1984-11-30 JP JP25177884A patent/JPS61131026A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251840A (en) * | 1975-10-22 | 1977-04-26 | Nippon Denso Co Ltd | Data input/output unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449297U (ja) * | 1990-08-31 | 1992-04-27 | ||
| US6688051B2 (en) * | 2002-03-07 | 2004-02-10 | Chong-Shien Tsai | Structure of an anti-shock device |
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