JPS61125083A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPS61125083A JPS61125083A JP24463084A JP24463084A JPS61125083A JP S61125083 A JPS61125083 A JP S61125083A JP 24463084 A JP24463084 A JP 24463084A JP 24463084 A JP24463084 A JP 24463084A JP S61125083 A JPS61125083 A JP S61125083A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 19
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
- H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（ＴＰＴ）およびその製造方
法に関するものである。
法に関するものである。
第４図（ａ）、（ｂ）はそれぞれ従来のこの種の代表的
な薄膜トランジスタの断面図である。図示のように、ガ
ラス基板上４１ （５１）にソース電極４２ （５２）
、 ドレイン電極４３ （５３） 、半導体層４４
（５４） 、ゲート絶縁層４５ （５５）およびゲート
電極４６ （５６）がそれぞれ積載されている。ゲート
絶縁層４５ （５５）には例えば酸化シリコン、窒化シ
リコン等が、また半導体層４４ （５４）には例えば水
素化シリコンが従来用いられている。
な薄膜トランジスタの断面図である。図示のように、ガ
ラス基板上４１ （５１）にソース電極４２ （５２）
、 ドレイン電極４３ （５３） 、半導体層４４
（５４） 、ゲート絶縁層４５ （５５）およびゲート
電極４６ （５６）がそれぞれ積載されている。ゲート
絶縁層４５ （５５）には例えば酸化シリコン、窒化シ
リコン等が、また半導体層４４ （５４）には例えば水
素化シリコンが従来用いられている。
このように構成しである薄膜トランジスタにおいて、ソ
ース電極４２ （５２）を接地し、トレイン電極４３
（５３）を正にバイアスする。そして、ゲート電極４６
（５６）を正にバイアスすると、半導体層４４（５４
）のゲート電極４６ （５６）側の面上の、第４図（ａ
）ではゲート電極４６直下の部分、第４図（ｂ）ではゲ
ート電ｐｉ５６直上の部分に負電荷が誘起され。
ース電極４２ （５２）を接地し、トレイン電極４３
（５３）を正にバイアスする。そして、ゲート電極４６
（５６）を正にバイアスすると、半導体層４４（５４
）のゲート電極４６ （５６）側の面上の、第４図（ａ
）ではゲート電極４６直下の部分、第４図（ｂ）ではゲ
ート電ｐｉ５６直上の部分に負電荷が誘起され。
この負電荷が半導体層４４ （５４）の表面をソース電
［４２（５２）側からドレイン電極４３ （５３）側に
向って移動する。このように、電荷がゲート絶縁層４５
（５５）と接する半導体層４４ （５４）の表面上を移
動するため、トランジスタの特性はゲート絶縁層と半導
体層との界面付近の界面準位等の界面状態に大きく依存
する。
［４２（５２）側からドレイン電極４３ （５３）側に
向って移動する。このように、電荷がゲート絶縁層４５
（５５）と接する半導体層４４ （５４）の表面上を移
動するため、トランジスタの特性はゲート絶縁層と半導
体層との界面付近の界面準位等の界面状態に大きく依存
する。
なお、図示はしないが、ゲート絶縁膜を具備しないショ
ットキー型薄膜トランジスタにおいては。
ットキー型薄膜トランジスタにおいては。
その特性はゲート電極と半導体層との界面状態に依存す
る。
る。
従来の薄膜トランジスタにおいては、十分満足のいくド
レイン電流を得ることができない実情にある。このドレ
イン電流値は上記の界面状態に大きく依存している。こ
の界面状態を良好にするため、従来いろいろな工夫がな
されている。例えば、ゲート絶縁膜と半導体層とを真空
を破ることなく、連続的に堆積する方法が採用されてい
るが、この方法によっても界面状態を良好にすることが
できず、したがって十分なドレイン電流を得ることがで
きない。
レイン電流を得ることができない実情にある。このドレ
イン電流値は上記の界面状態に大きく依存している。こ
の界面状態を良好にするため、従来いろいろな工夫がな
されている。例えば、ゲート絶縁膜と半導体層とを真空
を破ることなく、連続的に堆積する方法が採用されてい
るが、この方法によっても界面状態を良好にすることが
できず、したがって十分なドレイン電流を得ることがで
きない。
上記の問題点を解決するために、本発明の薄膜トランジ
スタは、半導体層のゲート電極側の面上に炭化シリコン
層を設けたものである。半導体層とゲート電極との間に
ゲート絶縁層が設けである薄膜トランジスタにおいては
、ゲート絶縁層と半導体層との間に炭化シリコン層を設
ける。また。
スタは、半導体層のゲート電極側の面上に炭化シリコン
層を設けたものである。半導体層とゲート電極との間に
ゲート絶縁層が設けである薄膜トランジスタにおいては
、ゲート絶縁層と半導体層との間に炭化シリコン層を設
ける。また。
ショットキー型の薄膜トランジスタにおいては、ゲート
電極と半導体層との間に炭化シリコン層を設ける。この
ように構成することかにより、ゲート絶縁層もしくはゲ
ート電極と半導体層との界面状態を改善することができ
、したがって大きなドレイン電流を得ることができる。
電極と半導体層との間に炭化シリコン層を設ける。この
ように構成することかにより、ゲート絶縁層もしくはゲ
ート電極と半導体層との界面状態を改善することができ
、したがって大きなドレイン電流を得ることができる。
また１本発明の薄膜トランジスタの製造方法は。
上記炭化シリコン層をＳｉＨ４、ＳｉＦ４等のシリコン
化合物とＣＨ４、Ｃ２Ｈ４、Ｃ２Ｈ，等の炭素化合物を
少なくとも含む混合ガスを用いたプラズマＣＶＤ法によ
り形成することを特徴とする。このような方法を採用す
ることにより、高品質の炭化シリコン層を半導体層のゲ
ート電極側の面上に設けることができる。
化合物とＣＨ４、Ｃ２Ｈ４、Ｃ２Ｈ，等の炭素化合物を
少なくとも含む混合ガスを用いたプラズマＣＶＤ法によ
り形成することを特徴とする。このような方法を採用す
ることにより、高品質の炭化シリコン層を半導体層のゲ
ート電極側の面上に設けることができる。
本発明の実施例を第１図（ａ）〜（ｃ）を用いて説明す
る。
る。
まず、第１図（ａ）に示すように、ガラス基板１１上に
Ｃｒ″准極（ゲート電極）１６を真空中で電子ビーム蒸
着法により形成し、その上に膜厚３０００人の窒化シリ
コン層（ゲート絶縁層）１５を反応ガスにＳｉＨ４とＮ
Ｈ３との混合ガスを用いたプラズマＣＶＤ法により形成
した。
Ｃｒ″准極（ゲート電極）１６を真空中で電子ビーム蒸
着法により形成し、その上に膜厚３０００人の窒化シリ
コン層（ゲート絶縁層）１５を反応ガスにＳｉＨ４とＮ
Ｈ３との混合ガスを用いたプラズマＣＶＤ法により形成
した。
ついで、第１図（ｂ）に示すように、その上に膜厚２０
０人の炭化シリコン層１７を反応ガスにＳｉＨ４とＣＨ
４との混合ガスを用いたプラズマＣＶＤ法により形成し
た。
０人の炭化シリコン層１７を反応ガスにＳｉＨ４とＣＨ
４との混合ガスを用いたプラズマＣＶＤ法により形成し
た。
次に、第１図（ｃ）に示すように、その上に膜厚４００
０人の水素化シリコン層（半導体層）１４をＳｉＨ４の
反応ガスを用いたプラズマＣＶＤ法により形成した。最
後に、Ｃｒ電極（ソース・ドレイン電極）１２．１３を
ゲート電極１６と同様に電子ビーム蒸着法により形成し
た。
０人の水素化シリコン層（半導体層）１４をＳｉＨ４の
反応ガスを用いたプラズマＣＶＤ法により形成した。最
後に、Ｃｒ電極（ソース・ドレイン電極）１２．１３を
ゲート電極１６と同様に電子ビーム蒸着法により形成し
た。
なお、上記の反応ガスの圧力はすべて０．５〜ＩＴ ｏ
ｒｒとした。
ｒｒとした。
このようにして、第１図（ｃ）に示すごとく、半導体層
１４のゲート電極１６側の面上すなわち、ゲート絶縁層
１５と半導体層１４との間に炭化シリコン層Ｉ７を設け
た薄膜トランジスタを作製することができた６ 第３図は本実施例の薄膜トランジスタの効果を従来例の
薄膜トランジス久と比較して示す図である。図において
、横軸はゲート電圧を、縦軸はドレイン電流を示す。曲
線ａは上記実施例の薄膜トランジスタを、曲線すは炭化
シリコン層以外の部分は上記実施例と同じ従来の薄膜ト
ランジスタを示す。図から明らかなように、本実施例の
薄膜トランジスタの方が従来の薄膜トランジスタよりも
小さなゲート電圧で大きなドレイン電流が流れている。
１４のゲート電極１６側の面上すなわち、ゲート絶縁層
１５と半導体層１４との間に炭化シリコン層Ｉ７を設け
た薄膜トランジスタを作製することができた６ 第３図は本実施例の薄膜トランジスタの効果を従来例の
薄膜トランジス久と比較して示す図である。図において
、横軸はゲート電圧を、縦軸はドレイン電流を示す。曲
線ａは上記実施例の薄膜トランジスタを、曲線すは炭化
シリコン層以外の部分は上記実施例と同じ従来の薄膜ト
ランジスタを示す。図から明らかなように、本実施例の
薄膜トランジスタの方が従来の薄膜トランジスタよりも
小さなゲート電圧で大きなドレイン電流が流れている。
このことから本実施例の薄膜トランジスタにおいて、ゲ
ート絶縁層と半導体層との界面状態が改善されたことが
わかる。
ート絶縁層と半導体層との界面状態が改善されたことが
わかる。
第２図は本発明の別の実施例の薄膜トランジスタの断面
図である。本実施例では、ガラス基板２１上にＣｒ電極
（ソース・ドレイン電極）２２．２３、膜厚４０００人
の水素化シリコン層（半導体層）２４゜膜厚２００人の
炭化シリコン層２７、膜厚３０００人の窒化シリコン層
（ゲート絶縁層）２５、Ｃｒ電極（ゲート電極）２６が
順次積載されている。すなわち、本実施例では、炭化シ
リコン層２７がゲート絶縁膜２５と半導体層２４との間
つまり半導体層２４のゲート電極２６側の面上に設けら
れている。
図である。本実施例では、ガラス基板２１上にＣｒ電極
（ソース・ドレイン電極）２２．２３、膜厚４０００人
の水素化シリコン層（半導体層）２４゜膜厚２００人の
炭化シリコン層２７、膜厚３０００人の窒化シリコン層
（ゲート絶縁層）２５、Ｃｒ電極（ゲート電極）２６が
順次積載されている。すなわち、本実施例では、炭化シ
リコン層２７がゲート絶縁膜２５と半導体層２４との間
つまり半導体層２４のゲート電極２６側の面上に設けら
れている。
本実施例においても、実施例１と同様の効果を確認する
ことができた。
ことができた。
なお、上記実施例１．２では、ゲート電極と半導体層と
の間にゲート絶縁層を具備する薄膜トランジスタにおい
て、該ゲート絶縁層と半導体層との間に炭化シリコン層
を設けた例を示したが１本発明はショットキー型の薄膜
トランジスタにも適用することができる。この場合は、
ゲート電極と半導体層との間に炭化シリコン層を設ける
。
の間にゲート絶縁層を具備する薄膜トランジスタにおい
て、該ゲート絶縁層と半導体層との間に炭化シリコン層
を設けた例を示したが１本発明はショットキー型の薄膜
トランジスタにも適用することができる。この場合は、
ゲート電極と半導体層との間に炭化シリコン層を設ける
。
以上説明したように、本発明は半導体層のゲート電極側
の面上に炭化シリコン層を設けることにより、ゲート絶
縁膜もしくはゲート電極と半導体層との界面状態を改善
し、薄膜トランジスタの特性を向上することができる。
の面上に炭化シリコン層を設けることにより、ゲート絶
縁膜もしくはゲート電極と半導体層との界面状態を改善
し、薄膜トランジスタの特性を向上することができる。
第１図（ａ）〜（ｃ）は本発明の実施例の薄膜トランジ
スタの製造工程を示す断面図、第２図は本発明の別の実
施例の薄膜トランジスタの断面図、第３図は本発明の効
果を示す図、第４図（ａ）、（ｂ）はそれぞれ従来の代
表的な薄膜トランジスタの断面図である。
スタの製造工程を示す断面図、第２図は本発明の別の実
施例の薄膜トランジスタの断面図、第３図は本発明の効
果を示す図、第４図（ａ）、（ｂ）はそれぞれ従来の代
表的な薄膜トランジスタの断面図である。
Claims (4)
- （１）少なくとも基板、ソース電極、ゲート電極、ドレ
イン電極、半導体層を備えた薄膜トランジスタにおいて
、上記半導体層の上記ゲート電極側の面上に炭化シリコ
ン層が設けてあることを特徴とする薄膜トランジスタ。 - （２）上記ゲート電極と半導体層との間にゲート絶縁層
が設けてあり、該ゲート絶縁層と上記半導体層との間に
上記炭化シリコン層が設けてあることを特徴とする特許
請求の範囲第１項記載の薄膜トランジスタ。 - （３）基板上に少なくともソース電極、ゲート電極、ド
レイン電極、半導体層を積載する工程を具備する薄膜ト
ランジスタの製造方法において、上記半導体層の上記ゲ
ート電極側の面上に炭化シリコン層を設ける工程を含み
、かつ該炭化シリコン層は少なくともシリコン化合物と
炭素化合物を含む混合ガスを用いたプラズマＣＶＤ法に
より形成されることを特徴とする薄膜トランジスタの製
造方法。 - （４）上記シリコン化合物はＳｉＨ＿４もしくはＳｉＦ
＿４の少なくとも一方であり、上記炭素化合物はＣＨ＿
４、Ｃ＿２Ｈ＿４、Ｃ＿２Ｈ＿２のうちの少なくとも一
つであることを特徴とする特許請求の範囲第３項記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24463084A JPS61125083A (ja) | 1984-11-21 | 1984-11-21 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24463084A JPS61125083A (ja) | 1984-11-21 | 1984-11-21 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125083A true JPS61125083A (ja) | 1986-06-12 |
Family
ID=17121606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24463084A Pending JPS61125083A (ja) | 1984-11-21 | 1984-11-21 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383743A2 (en) * | 1989-02-17 | 1990-08-22 | International Business Machines Corporation | Thin film transistor |
-
1984
- 1984-11-21 JP JP24463084A patent/JPS61125083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383743A2 (en) * | 1989-02-17 | 1990-08-22 | International Business Machines Corporation | Thin film transistor |
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