JPS61122741A - デ−タアクイジシヨンシステム - Google Patents
デ−タアクイジシヨンシステムInfo
- Publication number
- JPS61122741A JPS61122741A JP24323384A JP24323384A JPS61122741A JP S61122741 A JPS61122741 A JP S61122741A JP 24323384 A JP24323384 A JP 24323384A JP 24323384 A JP24323384 A JP 24323384A JP S61122741 A JPS61122741 A JP S61122741A
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- JP
- Japan
- Prior art keywords
- signal
- sample
- sampling
- data acquisition
- acquisition system
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル処理に変換するデー
タアクイジション(データ収拾)システムに関する。
タアクイジション(データ収拾)システムに関する。
第4図はデータアクイジションシステムの従来例の構成
図、第5図はそのタイミングチャートである。
図、第5図はそのタイミングチャートである。
タイミング制御回路3はアナログ入力信号S1をA/D
変換中一定値に保持するためにサンプル&ホールド回路
lにホールド信号Scを出力する。さらに、タイミング
制御回路3はサンプル&ホールド回路1にアパーチャ一
時間(セットリング時間) Tc経過後、A/D変換器
2にA/D変換開始信号S11を出力する。 A/D
変換器2はアナログ入力信号SAをディジタル信号に変
換し、その間A/D変換状態信号S1.:を出力して、
現在A/D変換中(変換時間T1)であることをタイミ
ング制御回路3に知らせる。タイミング制御回路3はA
/D変換器2の変換終了を待ってサンプル信号Scを出
力しサンプル&ホールト回路lをサンプル状態にする。
変換中一定値に保持するためにサンプル&ホールド回路
lにホールド信号Scを出力する。さらに、タイミング
制御回路3はサンプル&ホールド回路1にアパーチャ一
時間(セットリング時間) Tc経過後、A/D変換器
2にA/D変換開始信号S11を出力する。 A/D
変換器2はアナログ入力信号SAをディジタル信号に変
換し、その間A/D変換状態信号S1.:を出力して、
現在A/D変換中(変換時間T1)であることをタイミ
ング制御回路3に知らせる。タイミング制御回路3はA
/D変換器2の変換終了を待ってサンプル信号Scを出
力しサンプル&ホールト回路lをサンプル状態にする。
タイミング制御回路3はサンプル&ホールド回路lのア
クイジション時間Ts (出力電圧が落着くまでの時間
)後、再びA/D開始信号S1.を出力する0以上の動
作が繰返されて、アナログ入力信号S、Aがディジタル
信号に変換される。
クイジション時間Ts (出力電圧が落着くまでの時間
)後、再びA/D開始信号S1.を出力する0以上の動
作が繰返されて、アナログ入力信号S、Aがディジタル
信号に変換される。
しかしながら、一点のアナログ入力信号SAをディジタ
ル信号に変換するためには、前述のように、最小でも(
Ts+Tc+ TA)の時間は必要であり、この時間は
回路によって決定され、この値よりサンプル間隔を短く
することはできない。
ル信号に変換するためには、前述のように、最小でも(
Ts+Tc+ TA)の時間は必要であり、この時間は
回路によって決定され、この値よりサンプル間隔を短く
することはできない。
このように、従来のデータアクイジションシステムでは
、サンプル&ホールド回路のセットリング時間、 A
/D変換器のコンバージョン時間等の回路素子に依存し
た時間間隔以上に高速にデータアクイジションを行なう
ことは困難である。
、サンプル&ホールド回路のセットリング時間、 A
/D変換器のコンバージョン時間等の回路素子に依存し
た時間間隔以上に高速にデータアクイジションを行なう
ことは困難である。
しかし、信号処理で取扱うアナログ信号周波数はより高
周波への傾向にあり、高速なデータアクイジションシス
テムの実現が必要である。
周波への傾向にあり、高速なデータアクイジションシス
テムの実現が必要である。
したがって1本発明の目的は、簡単な構成で。
データアクイジションを高速に行なうことができるデー
タアクイジションシステムを提供することである。
タアクイジションシステムを提供することである。
本発明は、データアクイジションシステムを複数、並列
に接続し、サンプリング時間をずらしてA/D変換する
ことにより、見かけ上サンプル周波数を短かくするもの
である。
に接続し、サンプリング時間をずらしてA/D変換する
ことにより、見かけ上サンプル周波数を短かくするもの
である。
すなわち、本発明のデータアクイジションシステムは、
アナログ信号入力端子に並列に接続されたサンプル&ホ
ールド回路とA/D変換器のn(≧2)組と、複数のA
/D変換器の出力の1つを選択して出力するマルチプレ
クサと、サンプル&ホールド回路のA/D変換器の各組
に所定の時間ずつずれたサンプル信号、 A/D変換
開始指令信号およびマルチプレクサへ制御信号をそれぞ
れ出力するタイミング制御回路を備える。
アナログ信号入力端子に並列に接続されたサンプル&ホ
ールド回路とA/D変換器のn(≧2)組と、複数のA
/D変換器の出力の1つを選択して出力するマルチプレ
クサと、サンプル&ホールド回路のA/D変換器の各組
に所定の時間ずつずれたサンプル信号、 A/D変換
開始指令信号およびマルチプレクサへ制御信号をそれぞ
れ出力するタイミング制御回路を備える。
本発明の実施例について図面を参照しながら説明する。
第1図は本発明によるデータアクイジションシステムの
一実施例のブロック図、第2図は第1図の各部の信号の
タイムチャートである。
一実施例のブロック図、第2図は第1図の各部の信号の
タイムチャートである。
本実施例のデータアクイジションシステムは。
チャンネルlのサンプル&ホールド回路11およびA/
D変換器21と、チャンネル2のサンプル&ホールド回
路12およびA/D変換器22とサンプル&ホールド回
路とA/D変換器を2組備えている。ディジタルマルチ
ブレク30はこれらチャンネル1.2の出力の1つを選
択して出力する。タイミング制御回路/Dは(丁c+
TA + Ts) / 2だけずれたサンプル&ホール
ド指令信号sG、 、 So2.そしてアパーチャ
一時間Tc経過後A/D変換開始指令信号SII+
l 5I)2 を各チャンネル1.2に出力し、そ
の結果各チャンネル1.2のA/D変換$21.22か
らA/D変換状態出力信号S 、艇 が入力する、そ
して、タイミング制御回路/Dは、変換時間TAの間、
”無効”、サンプリング開始から次のA/口変換開始指
令信号の間”有効“となるチャンネル制御信号S、、S
2をディジタルマルチプレクサ30に出力し、その結果
、サンプル&ホールド出力S、S、、2 のA/D変換
値がディジタル信号チプレクサ30から(Tc+ T、
、十丁り/2(7)間隔で交互に出力される。すなわち
1本実施例では従来のデータアクイジションシステム(
第4図)に比べて、アナログ入力信号S1、に対するサ
ンプル周波数が2倍に上がったことになる。
D変換器21と、チャンネル2のサンプル&ホールド回
路12およびA/D変換器22とサンプル&ホールド回
路とA/D変換器を2組備えている。ディジタルマルチ
ブレク30はこれらチャンネル1.2の出力の1つを選
択して出力する。タイミング制御回路/Dは(丁c+
TA + Ts) / 2だけずれたサンプル&ホール
ド指令信号sG、 、 So2.そしてアパーチャ
一時間Tc経過後A/D変換開始指令信号SII+
l 5I)2 を各チャンネル1.2に出力し、そ
の結果各チャンネル1.2のA/D変換$21.22か
らA/D変換状態出力信号S 、艇 が入力する、そ
して、タイミング制御回路/Dは、変換時間TAの間、
”無効”、サンプリング開始から次のA/口変換開始指
令信号の間”有効“となるチャンネル制御信号S、、S
2をディジタルマルチプレクサ30に出力し、その結果
、サンプル&ホールド出力S、S、、2 のA/D変換
値がディジタル信号チプレクサ30から(Tc+ T、
、十丁り/2(7)間隔で交互に出力される。すなわち
1本実施例では従来のデータアクイジションシステム(
第4図)に比べて、アナログ入力信号S1、に対するサ
ンプル周波数が2倍に上がったことになる。
このように一般にデータアクイジションシステムをn段
並列に接続すれば、サンプル間隔をl/nに短縮でき、
1段に比べてサンプル周波数がn倍の性能を有すること
が可能となる。
並列に接続すれば、サンプル間隔をl/nに短縮でき、
1段に比べてサンプル周波数がn倍の性能を有すること
が可能となる。
なお、複雑なタイミング制御は、タイミング制御回路/
Dに、高速のマイクロプロセッサを使用することで実現
できる。
Dに、高速のマイクロプロセッサを使用することで実現
できる。
第3図は本発明のデータアクイジションシステムによる
入力アナログ信号に対する変換出力波形を従来例と比較
して示した図である。
入力アナログ信号に対する変換出力波形を従来例と比較
して示した図である。
従来(N=1)に比べて段数Nを増やす程(N=2.N
=3)、入力アナログ信号により近づくことがわかる。
=3)、入力アナログ信号により近づくことがわかる。
なお、サンプル間隔はl / nでなくでもよい。
ただし、カレントフローの場合、変換時間のムダ時間は
処理しようがないので、FFTやマトリクス演算等のデ
ータを蓄積してから処理する場合に。
処理しようがないので、FFTやマトリクス演算等のデ
ータを蓄積してから処理する場合に。
より有効となる。
本発明は以上説明したようにサンプル&ホールト回路と
A/D変換器を複数組設け、これらへのサンプル周波
数をずらすようにしたので、サンプル周波数の向上が容
易に実現可能になり、信号処理でのFFTやマトリクス
演算でのデータ入力が高速に処理できる。
A/D変換器を複数組設け、これらへのサンプル周波
数をずらすようにしたので、サンプル周波数の向上が容
易に実現可能になり、信号処理でのFFTやマトリクス
演算でのデータ入力が高速に処理できる。
本発明は市販の汎用の高精度、低速A/口を並列接続し
て高速、高精度を実現することができる。
て高速、高精度を実現することができる。
市販の高精度タイプでは、分解能12ビット変換時間
1.5g、s(バーブラウン社)が最高速であり。
1.5g、s(バーブラウン社)が最高速であり。
2段でも有効と思われる。
第1図は本発明によるデータアクイジションシステムの
一実施例のブロック図、第2図は第1図の各部の信号の
タイムチャート、第3図は本発明による入力アナログ信
号に対する変換出力を従来例に対比した波形図、第4図
はデータアクイジションシステムの従来例のブロック図
、第5図は第4図の各部のタイムチャートである。 /D:タイミング制御回路 11.12:サンプル色ホール1回路 21、22: A/D変換器 30:ディジタルマルチプレクサ S7、:アナログ入力信号 5口、、sB2 :サンプル&ホールド出方s、、
、 so2:サンプル&ボールド指令信号 S、、、 、 S : A/D変換開始指令
信号s、s、□ :A/D変換状態出力信号E。 S、 、 S2:チャンネル制御信号 第3図 第4図 第5図
一実施例のブロック図、第2図は第1図の各部の信号の
タイムチャート、第3図は本発明による入力アナログ信
号に対する変換出力を従来例に対比した波形図、第4図
はデータアクイジションシステムの従来例のブロック図
、第5図は第4図の各部のタイムチャートである。 /D:タイミング制御回路 11.12:サンプル色ホール1回路 21、22: A/D変換器 30:ディジタルマルチプレクサ S7、:アナログ入力信号 5口、、sB2 :サンプル&ホールド出方s、、
、 so2:サンプル&ボールド指令信号 S、、、 、 S : A/D変換開始指令
信号s、s、□ :A/D変換状態出力信号E。 S、 、 S2:チャンネル制御信号 第3図 第4図 第5図
Claims (1)
- 【特許請求の範囲】 アナログ信号をディジタル信号に変換するデータアクイ
ジョンシステムにおいて、 アナログ信号入力端子に並列に接続された、サンプル&
ホールド回路とA/D変換器のn(≧2)組と、これら
複数のA/D変換器の出力の1つを選択して出力するマ
ルチプレクサと、サンプル&ホールド回路のA/D変換
器の各組に所定の時間ずつずれたサンプル信号、A/D
変換指令信号および前記マルチプレクサへ制御信号をそ
れぞれ出力するタイミング制御回路を備えたことを特徴
とするデータアクイジションシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24323384A JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24323384A JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61122741A true JPS61122741A (ja) | 1986-06-10 |
Family
ID=17100813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24323384A Pending JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61122741A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185225A (ja) * | 1987-01-28 | 1988-07-30 | Yokogawa Electric Corp | 波形記憶装置 |
-
1984
- 1984-11-20 JP JP24323384A patent/JPS61122741A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185225A (ja) * | 1987-01-28 | 1988-07-30 | Yokogawa Electric Corp | 波形記憶装置 |
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