JPS6112271B2 - - Google Patents
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- JPS6112271B2 JPS6112271B2 JP56120122A JP12012281A JPS6112271B2 JP S6112271 B2 JPS6112271 B2 JP S6112271B2 JP 56120122 A JP56120122 A JP 56120122A JP 12012281 A JP12012281 A JP 12012281A JP S6112271 B2 JPS6112271 B2 JP S6112271B2
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチ/キヤパシタアレイを用い
たマトリクス形の液晶表示装置に関する。
たマトリクス形の液晶表示装置に関する。
液晶表示装置は、近年、ツイステツド・ネマチ
ツク形液晶を用いたものを中心として、電車や時
計、各種計測器等に多く利用されている。特に最
近、新しいタイプのものとして、半導体集積回路
技術を利用して、スイツチ/キヤパシタ・アレイ
からなる駆動回路を一体化したマトリクス形液晶
表示装置が注目されている。第1図は、そのスイ
ツチ/キヤパシタ・アレイ部の等価回路で、液晶
に印加する駆動電圧を蓄積するMOSキヤパシタ
1、およびこのキヤパシタ1への駆動電圧の供給
するスイツチ素子としてMOS FET2がシリコン
等の半導体基板上にマトリクス状に集積形成され
ている。Xi(X1,X2……,Xo)は、MOS FET
2のゲートを制御するアドレスライン、Yj
(Y1,Y2……,Yn)はキヤパシタ1に例えば並
列画像信号等の駆動電圧を供給するためのデータ
ラインであり、これらも半導体基板に形成されて
いる。このように、素子および配線が形成された
半導体基板上には、層間絶縁膜を介して各画素毎
に分離された表示電極3が形成され、キヤパシタ
1に蓄積された駆動電圧がこの表示電極3に印加
されるようになつている。そして、このスイツ
チ/キヤパシタアレイと表示電極が形成された半
導体基板(以下これを表示電極基板という)と、
透明基板上に全画素に共通の禿透明電極を形成し
た対向基板との間に液晶層を挾持してマトリクス
形液晶表示装置が構成されることになる。
ツク形液晶を用いたものを中心として、電車や時
計、各種計測器等に多く利用されている。特に最
近、新しいタイプのものとして、半導体集積回路
技術を利用して、スイツチ/キヤパシタ・アレイ
からなる駆動回路を一体化したマトリクス形液晶
表示装置が注目されている。第1図は、そのスイ
ツチ/キヤパシタ・アレイ部の等価回路で、液晶
に印加する駆動電圧を蓄積するMOSキヤパシタ
1、およびこのキヤパシタ1への駆動電圧の供給
するスイツチ素子としてMOS FET2がシリコン
等の半導体基板上にマトリクス状に集積形成され
ている。Xi(X1,X2……,Xo)は、MOS FET
2のゲートを制御するアドレスライン、Yj
(Y1,Y2……,Yn)はキヤパシタ1に例えば並
列画像信号等の駆動電圧を供給するためのデータ
ラインであり、これらも半導体基板に形成されて
いる。このように、素子および配線が形成された
半導体基板上には、層間絶縁膜を介して各画素毎
に分離された表示電極3が形成され、キヤパシタ
1に蓄積された駆動電圧がこの表示電極3に印加
されるようになつている。そして、このスイツ
チ/キヤパシタアレイと表示電極が形成された半
導体基板(以下これを表示電極基板という)と、
透明基板上に全画素に共通の禿透明電極を形成し
た対向基板との間に液晶層を挾持してマトリクス
形液晶表示装置が構成されることになる。
第2図は、この液晶表示装置の断面図で、13
は表示電極基板であり、スイツチ/キヤパシタア
レイが集積形成された半導体基板11上に層間絶
縁膜12を介して表示電極3が形成されており、
16は対向電極基板で透明基板14に透明電極1
5が形成されている。17は液晶層、18はスペ
ーサである。
は表示電極基板であり、スイツチ/キヤパシタア
レイが集積形成された半導体基板11上に層間絶
縁膜12を介して表示電極3が形成されており、
16は対向電極基板で透明基板14に透明電極1
5が形成されている。17は液晶層、18はスペ
ーサである。
このような液晶表示装置は、いわゆる受光形で
あるため情報の表示のためには第2図の上面側か
らの入射光を必要とする。ところが入射光はスイ
ツチ素子であるMOS FETに作用してMOSキヤ
パシタに蓄えられている電荷をリークさせ、その
結果表示電極の電位を低下させ、表示性能を低下
させてしまう。これをさける方法として、従来、
(1)反射形の表示電極でMOS FETの周辺をおお
い、かつ表示電極間隙部のSi基板に高不純物濃度
層を設けて基板での入射光による電子−正孔対の
発生を仰える方法(特開昭53−77495号公報)、(2)
2層のA配線層によつてSi基板の外部光への開
口率を抑える方法(日経エレクトロニクス,No.
258,2−16,1981,P.170)、等がが提案されて
いる。
あるため情報の表示のためには第2図の上面側か
らの入射光を必要とする。ところが入射光はスイ
ツチ素子であるMOS FETに作用してMOSキヤ
パシタに蓄えられている電荷をリークさせ、その
結果表示電極の電位を低下させ、表示性能を低下
させてしまう。これをさける方法として、従来、
(1)反射形の表示電極でMOS FETの周辺をおお
い、かつ表示電極間隙部のSi基板に高不純物濃度
層を設けて基板での入射光による電子−正孔対の
発生を仰える方法(特開昭53−77495号公報)、(2)
2層のA配線層によつてSi基板の外部光への開
口率を抑える方法(日経エレクトロニクス,No.
258,2−16,1981,P.170)、等がが提案されて
いる。
しかしながら、これらの方法によつても外部光
の影響を完全に除去することは固難であつた。例
えば後者の方法は、シリコンゲート構造に対して
は適用し易く、開口率を2%程度にすることがで
きるが、Aグゲート構造では適用が難しく、ま
た開口率2%であつても外部光が3万xを越え
るとその影響は無視できない。
の影響を完全に除去することは固難であつた。例
えば後者の方法は、シリコンゲート構造に対して
は適用し易く、開口率を2%程度にすることがで
きるが、Aグゲート構造では適用が難しく、ま
た開口率2%であつても外部光が3万xを越え
るとその影響は無視できない。
また、この種のマトリクス形液晶表示装置で
は、表示電極基板内でアドレスラインXiとデー
タラインYjとが交差配線される。従つて、この
二方向の配線が短絡しないように、例えばアドレ
スラインXiは連続的にA膜で形成し、データ
ラインYjは交差部以外をA膜で形成し、交差
部についてはSi基板に設けた拡散層を利用して接
続するいわゆるクロスアンダー構造とすることが
多い(例えば特開昭53−77495号公報)。その表示
電極基板の構造を第3図a〜cに示す。第3図a
は平面図、b,cはそれぞれaのA−A′,B−
B′断面図である。図において、21はn型Si基板
であり、221、222はそれぞれP+型ソース
層、ドレイン層であつて、これらソース、ドレイ
ン層間にゲート酸化膜231を介してA膜から
なるゲート電極241設けてMOS FETが構成さ
れている。また、このMOS FETに隣接する領域
にゲート酸化膜232を介してAからなるゲー
ト電極242を形成してMOSキヤパシタが構成
されている。MOSキヤパシタのゲート電極24
2はMOS FETのソース層221にコンタクトさ
せている。MOS FETのゲート電極241と一体
的に、かつ横方向に連続的に形成されたA24
3がアドレスラインXiとなつている。データラ
インYjは、アドレスラインXiとの交差部で不連
続に縦方向に形成されたA配線244,245
と、これらのA配線244,245を接続する
ために基板表面にドレイン層222と一体的に拡
散形成されたクロスアンダー拡散層223とから
構成されている。25はフイールド酸化膜26は
層間絶縁膜であり、27は表示電極である。
は、表示電極基板内でアドレスラインXiとデー
タラインYjとが交差配線される。従つて、この
二方向の配線が短絡しないように、例えばアドレ
スラインXiは連続的にA膜で形成し、データ
ラインYjは交差部以外をA膜で形成し、交差
部についてはSi基板に設けた拡散層を利用して接
続するいわゆるクロスアンダー構造とすることが
多い(例えば特開昭53−77495号公報)。その表示
電極基板の構造を第3図a〜cに示す。第3図a
は平面図、b,cはそれぞれaのA−A′,B−
B′断面図である。図において、21はn型Si基板
であり、221、222はそれぞれP+型ソース
層、ドレイン層であつて、これらソース、ドレイ
ン層間にゲート酸化膜231を介してA膜から
なるゲート電極241設けてMOS FETが構成さ
れている。また、このMOS FETに隣接する領域
にゲート酸化膜232を介してAからなるゲー
ト電極242を形成してMOSキヤパシタが構成
されている。MOSキヤパシタのゲート電極24
2はMOS FETのソース層221にコンタクトさ
せている。MOS FETのゲート電極241と一体
的に、かつ横方向に連続的に形成されたA24
3がアドレスラインXiとなつている。データラ
インYjは、アドレスラインXiとの交差部で不連
続に縦方向に形成されたA配線244,245
と、これらのA配線244,245を接続する
ために基板表面にドレイン層222と一体的に拡
散形成されたクロスアンダー拡散層223とから
構成されている。25はフイールド酸化膜26は
層間絶縁膜であり、27は表示電極である。
ところが、このようなクロスアングー構造を用
いることは、いくつかの問題をもつている。
いることは、いくつかの問題をもつている。
例えば、クロスアンダー拡層を設けるために、
PN接合容量げが大きくなり、データラインYjの
駆動回路の負担が大きくなる。またクロスアンダ
ー拡散層の抵抗がA配線に比べると大きいた
め、やはりデータラインYjの駆動回路の負担が
大きくなるデータラインYjを連続とし、アドレ
スラインXi側にクロスアンダー構造を適用した
場合にも同様である。更に、不純物拡散層の面積
が大きく、かつこの不純物拡散層とA配線との
コンタクトも多いため、IC製造プロセスが複雑
となり、配線と基板との短絡がや断線等の不良が
発生し易く、歩留りが悪くなる。
PN接合容量げが大きくなり、データラインYjの
駆動回路の負担が大きくなる。またクロスアンダ
ー拡散層の抵抗がA配線に比べると大きいた
め、やはりデータラインYjの駆動回路の負担が
大きくなるデータラインYjを連続とし、アドレ
スラインXi側にクロスアンダー構造を適用した
場合にも同様である。更に、不純物拡散層の面積
が大きく、かつこの不純物拡散層とA配線との
コンタクトも多いため、IC製造プロセスが複雑
となり、配線と基板との短絡がや断線等の不良が
発生し易く、歩留りが悪くなる。
本発明は上記の如き問題を解決したマトリクス
形液晶表示装置を提供するものである。
形液晶表示装置を提供するものである。
本発明は、前述のようなマトリクス形液晶表示
装置において、表示電極基板の表示電極下の層間
絶縁膜中に導電体からなる光しやへい膜を埋設す
ると共に、この光しやへい膜の一部をアドレスラ
インとデータラインの交差部のクロスオーバー配
線として用いることを特徴としている。本発明に
よれば、光しやへい膜を埋設することにより外部
光の影響を確実に除くことができる。また導電体
からなる光しやへい膜の一部をクロスオーバー配
線として用いることにより、従来のクロスアンダ
ー構造に比べて駆動回路の負担が小さくなり、し
かもIC製造の歩留りも向上する。
装置において、表示電極基板の表示電極下の層間
絶縁膜中に導電体からなる光しやへい膜を埋設す
ると共に、この光しやへい膜の一部をアドレスラ
インとデータラインの交差部のクロスオーバー配
線として用いることを特徴としている。本発明に
よれば、光しやへい膜を埋設することにより外部
光の影響を確実に除くことができる。また導電体
からなる光しやへい膜の一部をクロスオーバー配
線として用いることにより、従来のクロスアンダ
ー構造に比べて駆動回路の負担が小さくなり、し
かもIC製造の歩留りも向上する。
本発明の一実施例の表示電極基板の構造を第4
図a〜cに示す。第4図aは模式的平面図であ
り、b,cはそれぞれaのA−A′,B−B′断面
図である。ただし第4図aは表示電極を除いて光
しやへい膜の部分での平面図を示し、表示電極領
域を一点鎖線で示してある。第3図a〜cの従来
構造と対応する部分には第3図a〜cと同じ符号
を付して説明を省略し、異なる点を説明すると、
第1に、層間絶縁膜26中にほゞ全面にわつて
Cu膜からなる光しやへい膜281を埋設してい
る。第2に、光しやへい膜281と同じCu膜の
一部を切り取つた形にパターニングして、データ
ラインYjとなるA配線244,245間を接
続するクロスオーバー配線282を設けている。
従つて第3図に示した従来構造のクロスアンダー
拡散層223は形成していない。
図a〜cに示す。第4図aは模式的平面図であ
り、b,cはそれぞれaのA−A′,B−B′断面
図である。ただし第4図aは表示電極を除いて光
しやへい膜の部分での平面図を示し、表示電極領
域を一点鎖線で示してある。第3図a〜cの従来
構造と対応する部分には第3図a〜cと同じ符号
を付して説明を省略し、異なる点を説明すると、
第1に、層間絶縁膜26中にほゞ全面にわつて
Cu膜からなる光しやへい膜281を埋設してい
る。第2に、光しやへい膜281と同じCu膜の
一部を切り取つた形にパターニングして、データ
ラインYjとなるA配線244,245間を接
続するクロスオーバー配線282を設けている。
従つて第3図に示した従来構造のクロスアンダー
拡散層223は形成していない。
このような構造は、次のようにして形成され
る。A膜によるゲート電極241,242およ
び配線243〜245を形成するまでは従来より
周知のAゲートMOSの製造プロセスである。
この後、層間絶縁膜26となる第1ポリイミド樹
脂膜261と塗布し、これにA配線244,2
45に対するスルーホールをあけて全面にCu膜
を蒸着する。そしてこのCu膜を選択エツチング
して、光しやへい膜281とクロスオーバー配線
282を形成する。またこのとき、光しやへい膜
281のうち、後に表示電極27をMOSキヤパ
シタのゲート電極242にコンタクトさせる部分
に窓あけを行う。その後再び全面に第2ポリイミ
ド樹脂膜262を塗布し、これに必要なスルーホ
ールをあけてPt膜を蒸着し、パターニングして各
画素毎に分離された表示電極27を形成する。
る。A膜によるゲート電極241,242およ
び配線243〜245を形成するまでは従来より
周知のAゲートMOSの製造プロセスである。
この後、層間絶縁膜26となる第1ポリイミド樹
脂膜261と塗布し、これにA配線244,2
45に対するスルーホールをあけて全面にCu膜
を蒸着する。そしてこのCu膜を選択エツチング
して、光しやへい膜281とクロスオーバー配線
282を形成する。またこのとき、光しやへい膜
281のうち、後に表示電極27をMOSキヤパ
シタのゲート電極242にコンタクトさせる部分
に窓あけを行う。その後再び全面に第2ポリイミ
ド樹脂膜262を塗布し、これに必要なスルーホ
ールをあけてPt膜を蒸着し、パターニングして各
画素毎に分離された表示電極27を形成する。
この実施例によれば、層間絶縁膜26中にCu
膜からなる光しやへい膜281をほゞ全面にわた
つて埋設し、これが光しやへい効果をもつ表示電
極27の間隙部を完全におおうため、Si基板21
の外部光に対する開口率は0%となり、外部光の
影響をほゞ完全に除くことができる。Cu膜の膜
厚は500Å以上あれば十分な光しやへい効果があ
る。実際にこの表示電極基板を用いて動的散乱形
(DS形)液晶表示装置を構成して実験を行つた。
200xの明るさの室内で表示コントラストを測
定した結果、20:1であつた。またフオトリフレ
クタ・ランプを用い4万xの照明下で表示コン
トラストを測定した結果、やはり20:1であつ
た。
膜からなる光しやへい膜281をほゞ全面にわた
つて埋設し、これが光しやへい効果をもつ表示電
極27の間隙部を完全におおうため、Si基板21
の外部光に対する開口率は0%となり、外部光の
影響をほゞ完全に除くことができる。Cu膜の膜
厚は500Å以上あれば十分な光しやへい効果があ
る。実際にこの表示電極基板を用いて動的散乱形
(DS形)液晶表示装置を構成して実験を行つた。
200xの明るさの室内で表示コントラストを測
定した結果、20:1であつた。またフオトリフレ
クタ・ランプを用い4万xの照明下で表示コン
トラストを測定した結果、やはり20:1であつ
た。
またこの実施例によれば、データラインYjと
してA配線244,245とCu膜からなるク
ロスオーバー配線282を用いているため、従来
のクロスアンダー拡散層による交差配線に比べて
配線抵抗が極めて低く、かつデータラインYjに
付随する容量も小さくなる結果、データライン
Yjの駆動回路の負担が非常に小さくなる。
してA配線244,245とCu膜からなるク
ロスオーバー配線282を用いているため、従来
のクロスアンダー拡散層による交差配線に比べて
配線抵抗が極めて低く、かつデータラインYjに
付随する容量も小さくなる結果、データライン
Yjの駆動回路の負担が非常に小さくなる。
更に、光しやへい膜とクロスオーバー配線に同
じCu膜を用いるため製造プロセスは簡単であ
り、拡散層面積が小さく、かつ拡散層と金属配線
とのコンタクトも少なくなるため、高い製造歩留
りが得られる。
じCu膜を用いるため製造プロセスは簡単であ
り、拡散層面積が小さく、かつ拡散層と金属配線
とのコンタクトも少なくなるため、高い製造歩留
りが得られる。
なお本発明は上記実施例に限られるものではな
く、以下に列挙するように種々変形実施すること
が可能である。
く、以下に列挙するように種々変形実施すること
が可能である。
(1) 光しやへい膜およびクロスオーバー配線を構
成する材料は、導電率が拡散層に比べて十分高
く、かつ光しやへい効果が大きいものであれば
よく、Cuの他にA,Cr,Ti,Mo,Ag,
Pt,Au,Ni等の金属膜もしくはその積層膜、
またはこれらの少くとも一種を主成分とする合
金膜を用い得る。
成する材料は、導電率が拡散層に比べて十分高
く、かつ光しやへい効果が大きいものであれば
よく、Cuの他にA,Cr,Ti,Mo,Ag,
Pt,Au,Ni等の金属膜もしくはその積層膜、
またはこれらの少くとも一種を主成分とする合
金膜を用い得る。
(2) 表示電極下の層間絶縁膜としては、ポリイミ
ド樹脂の他に、CVD法によるリンガラス膜、
SiO2、Si3N4膜など、比較的低温で形成できる
絶縁膜を用い得る。
ド樹脂の他に、CVD法によるリンガラス膜、
SiO2、Si3N4膜など、比較的低温で形成できる
絶縁膜を用い得る。
(3) 表示電極基板の基本構造としてはAゲート
に限らず、シリコンゲート構造、Moゲート構
造であつてもよい。この場合、配線としても多
結晶シリコン膜、Mo膜が用いられ、これにク
ロスオーバー配線を適用すればよい。
に限らず、シリコンゲート構造、Moゲート構
造であつてもよい。この場合、配線としても多
結晶シリコン膜、Mo膜が用いられ、これにク
ロスオーバー配線を適用すればよい。
(4) 基板として単結晶シリコンを用いる構造の
他、絶縁性基板を用い、スイツチ素子としてア
モルフアスシリコンやCdSe等を用いた薄膜
FETを利用することもできる。
他、絶縁性基板を用い、スイツチ素子としてア
モルフアスシリコンやCdSe等を用いた薄膜
FETを利用することもできる。
(5) 液晶表示方式としては、DS形に限らず、ゲ
ートホスト形、ツイステツド・ネマチツク形、
相転移形などいかなるものでもよい。
ートホスト形、ツイステツド・ネマチツク形、
相転移形などいかなるものでもよい。
(6) 実施例と逆に、データラインYjを連続配線
とし、アドレスラインXiにクロスオーバー配
線構造を用いてもよい。
とし、アドレスラインXiにクロスオーバー配
線構造を用いてもよい。
以上詳細に説明したように本発明によれば、外
部光の影響が少なく、駆動回路の負担も少なく、
かつ製造歩留りの高いマトリクス形液晶表示装置
が得られる。
部光の影響が少なく、駆動回路の負担も少なく、
かつ製造歩留りの高いマトリクス形液晶表示装置
が得られる。
第1図はマトリクス形形液晶表示装置のスイツ
チ/キヤパシタアレイの等価回路、第2図はその
表示装置の基本構造を示す断面図、第3図a〜c
は従来の表示電極基板を示す平面図およびそのA
−A′,B−B′断面図、第4図a〜cは本発明の
一実施例の表示電極基板を示す平面図およびその
A−A′,B−B′断面図である。 1……MOSキヤパシタ、2……MOS FET
(スイツチ素子)、3……表示電極、Xi(X1,
X2,……,Xo)……アドレスライン、Yj(Y1,
Y2,……,Yn)……データライン、11……半
導体基板、12……層間絶縁膜、13……表示電
極基板、14……透明基板、15……透明電極、
16……対向電極基板、17……液晶層、21…
…n型Si基板、221……ソース層、222……
ドレイン層、231,232……ゲート酸化膜、
241,242……Aゲート電極、243,2
44,245……A配線、26……層間絶縁
膜、27……表示電極、281……光しやへい膜
(Cu膜)、282……クロスオーバー配線(Cu
膜)。
チ/キヤパシタアレイの等価回路、第2図はその
表示装置の基本構造を示す断面図、第3図a〜c
は従来の表示電極基板を示す平面図およびそのA
−A′,B−B′断面図、第4図a〜cは本発明の
一実施例の表示電極基板を示す平面図およびその
A−A′,B−B′断面図である。 1……MOSキヤパシタ、2……MOS FET
(スイツチ素子)、3……表示電極、Xi(X1,
X2,……,Xo)……アドレスライン、Yj(Y1,
Y2,……,Yn)……データライン、11……半
導体基板、12……層間絶縁膜、13……表示電
極基板、14……透明基板、15……透明電極、
16……対向電極基板、17……液晶層、21…
…n型Si基板、221……ソース層、222……
ドレイン層、231,232……ゲート酸化膜、
241,242……Aゲート電極、243,2
44,245……A配線、26……層間絶縁
膜、27……表示電極、281……光しやへい膜
(Cu膜)、282……クロスオーバー配線(Cu
膜)。
Claims (1)
- 【特許請求の範囲】 1 液晶の駆動電圧を蓄積するキヤパシタ、この
キヤパシタへの駆動電圧の供給を制御するスイツ
チ素子、このスイツチ素子を制御するアドレスラ
インおよびこのアドレスラインと交差配線され前
記スイツチ素子を介して駆動電圧を前記キヤパシ
タに供給するデータラインがマトリクス状に集積
形成され、かつその表面に層間絶縁膜を介して前
記キヤパシタに接続される各画素毎に分離された
表示電極を有する表示電極基板と、この表示電極
基板に対向して設けられた透明絶縁基板に全画素
に共通の透明電極が形成された対向電極基板と、
この対向電極基板と前記表示電極基板との間に挾
持された液晶層とを備えたマトリクス形液晶表示
装置において、前記表示電極基板の層間絶縁膜中
に導電体からなる光しやへい膜を埋設すると共
に、この光しやへい膜の一部を前記アドレスライ
ンとデータラインの交差部のクロスオーバー配線
として用いたことを特徴とするマトリクス形液晶
表示装置。 2 光しやへい膜は、Cu,A,Cr,Ti,Mo,
Ag,Pt,Au,Niから選ばれた一種もしくは二種
以上の積層膜またはこれらの少くとも一種を主成
分とする合金膜である特許請求の範囲第1項記載
のマトリクス形液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56120122A JPS5821784A (ja) | 1981-07-31 | 1981-07-31 | マトリクス形液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56120122A JPS5821784A (ja) | 1981-07-31 | 1981-07-31 | マトリクス形液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5821784A JPS5821784A (ja) | 1983-02-08 |
JPS6112271B2 true JPS6112271B2 (ja) | 1986-04-07 |
Family
ID=14778504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56120122A Granted JPS5821784A (ja) | 1981-07-31 | 1981-07-31 | マトリクス形液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5821784A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
GB9827901D0 (en) * | 1998-12-19 | 1999-02-10 | Secr Defence | Active semiconductor |
US20120299074A1 (en) * | 2011-05-24 | 2012-11-29 | Sharp Kabushiki Kaisha | Semiconductor device |
JP7183019B2 (ja) | 2018-12-11 | 2022-12-05 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1981
- 1981-07-31 JP JP56120122A patent/JPS5821784A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5821784A (ja) | 1983-02-08 |
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