JPS61121475A - Manufacture of semiconductor memory - Google Patents
Manufacture of semiconductor memoryInfo
- Publication number
- JPS61121475A JPS61121475A JP24411384A JP24411384A JPS61121475A JP S61121475 A JPS61121475 A JP S61121475A JP 24411384 A JP24411384 A JP 24411384A JP 24411384 A JP24411384 A JP 24411384A JP S61121475 A JPS61121475 A JP S61121475A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxidation
- gate
- films
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 41
- 230000003647 oxidation Effects 0.000 claims abstract description 38
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000007667 floating Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 abstract 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 54
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 238000005273 aeration Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- OYFJQPXVCSSHAI-QFPUQLAESA-N enalapril maleate Chemical compound OC(=O)\C=C/C(O)=O.C([C@@H](C(=O)OCC)N[C@@H](C)C(=O)N1[C@@H](CCC1)C(O)=O)CC1=CC=CC=C1 OYFJQPXVCSSHAI-QFPUQLAESA-N 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特にEPR
OMあるいはE2 PROMデバイスの製造に使用され
るものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor memory device, and in particular to a method for manufacturing a semiconductor memory device.
It is used in the manufacture of OM or E2 PROM devices.
(発明の技術的背景〕
一般に、EPROMあるいはE2 PROMデバイスに
おいては、セルトランジスタのフローティングゲートは
第1層の多結晶シリコン膜で、コントロールゲートは第
2層の多結晶シリコン膜で、また周;uトランジスタの
ゲート電極は第2層の多結晶シリコン膜でそれぞれ構成
され、セルの分離は第1層の多結晶シリコン膜からなる
フローティングゲートの分離により行なわれている。こ
のようなEPROMあるいはE2 PROMデバイスの
高速化を図るためには、従来第3図(a)〜(h)に示
すような方法によりセルトランジスタのコントロールゲ
ート(ワードライン)及び周辺トランジスタのゲート電
極の表面領域をセルファラインで金属シリサイド膜に変
換することにより、これらを低抵抗化する手法が採用さ
れている。なお、第3図(a)〜(h)においては左側
にメモリセル部を、右側に周辺部をそれぞれ示す。また
、メモリセル部については第3図(a)〜(C)と第3
図(d)〜(h)とは互いに直交する方向の断面をそれ
ぞれ示す。(Technical Background of the Invention) Generally, in an EPROM or E2 PROM device, the floating gate of a cell transistor is a first layer of polycrystalline silicon film, the control gate is a second layer of polycrystalline silicon film, and The gate electrodes of the transistors are each made of a second layer of polycrystalline silicon film, and the cells are separated by floating gate isolation made of a first layer of polycrystalline silicon film.Such an EPROM or E2 PROM device In order to increase the speed of processing, conventionally, the surface area of the control gate (word line) of the cell transistor and the gate electrode of the peripheral transistor is covered with metal silicide using a cell line, using the method shown in Figures 3(a) to (h). A method has been adopted to reduce the resistance of these by converting them into films. In Figures 3(a) to (h), the memory cell portion is shown on the left, and the peripheral portion is shown on the right. , for the memory cell section, see FIGS. 3(a) to (C) and 3.
Figures (d) to (h) respectively show cross sections in directions orthogonal to each other.
まず、例えばP−型シリコン基板1表面に選択酸化法に
よりフィールド酸化膜2を形成した後、熱酸化を行ない
、セルトランジスタの第1のゲート酸化膜となる第1の
熱酸化膜3を形成し、更に全面にフローティングゲート
となる第1の多結晶シリコン膜4を堆積する。次に、メ
モリセル部上にホトレジストパターン5を形成した後、
これをマスクとして周辺部の第1の多結晶シリコン膜4
及び第1の熱酸化膜3を選択的に順次エツチングする(
第3図(a)図示)。つづいて、前記ホトレジストパタ
ーン5を除去した後、ホトレジストパターン6を形成し
、これをマスクとしてメモリセル部の第1の多結晶シリ
コン膜4の一部をエツチングし、第1の多結晶シリコン
膜4を分離する(同図<b)図示)。つ、づいて、前記
ホトレジス1−パターン6を除去した後、熱酸化を(テ
ない、周辺部の基板1表面に周辺トランジスタのゲート
酸化膜となる熱酸化膜7を形成する。これと同時にメモ
リセル部の第1の多結晶シリコン膜3の表面も資化され
、セルトランジスタの第2のゲート酸イヒ膜となる多結
晶シリコン酸化膜8が形成される(同図(c)図示)。First, for example, a field oxide film 2 is formed on the surface of a P-type silicon substrate 1 by selective oxidation, and then thermal oxidation is performed to form a first thermal oxide film 3 that will become the first gate oxide film of the cell transistor. Then, a first polycrystalline silicon film 4, which will become a floating gate, is further deposited over the entire surface. Next, after forming a photoresist pattern 5 on the memory cell part,
Using this as a mask, the first polycrystalline silicon film 4 in the peripheral area is
and selectively sequentially etching the first thermal oxide film 3 (
FIG. 3(a) (illustrated). Subsequently, after removing the photoresist pattern 5, a photoresist pattern 6 is formed, and using this as a mask, a part of the first polycrystalline silicon film 4 in the memory cell area is etched. (Illustrated in Figure <b)). Next, after removing the photoresist 1-pattern 6, thermal oxidation is performed to form a thermal oxide film 7 on the surface of the substrate 1 in the peripheral area, which will become the gate oxide film of the peripheral transistor. The surface of the first polycrystalline silicon film 3 in the cell portion is also utilized, and a polycrystalline silicon oxide film 8 is formed which becomes the second gate oxidation film of the cell transistor (as shown in FIG. 3C).
次いで、全面にセルトランジスタのコントロールゲート
及び周辺トランジスタのグー1〜電極となる第2の多結
晶シリコン膜9を堆積し、更に全面に窒化シリコン膜1
0を堆積する(同図(d)図示)。つづいて、周辺部の
窒化シリコン膜10及び第2の多結晶シリコン膜9を選
択的に順次パターニングして周辺トランジスタのゲート
電極11及びその上の窒化シリコン膜パターン12を形
成する(同図(e)図示)。つづいて、メモリセル部の
窒化シリコン膜10、′M2の多結晶シリコン膜9、多
結晶シリコン酸化膜8及び第1の多結晶シリコン膜4を
選択的に順次パターニングして70−ティングゲート1
3、第2のゲート酸化膜14、コントロールゲート15
及びその上の窒化シリコン膜パターン16を形成する(
同図(f)図示)。つづいて、Asをイオン注入する。Next, a second polycrystalline silicon film 9 that will become the control gate of the cell transistor and electrodes of the peripheral transistors is deposited on the entire surface, and a silicon nitride film 1 is further deposited on the entire surface.
0 (as shown in FIG. 2(d)). Subsequently, the silicon nitride film 10 and the second polycrystalline silicon film 9 in the peripheral area are selectively and sequentially patterned to form the gate electrode 11 of the peripheral transistor and the silicon nitride film pattern 12 thereon (see FIG. ). Subsequently, the silicon nitride film 10 of the memory cell portion, the polycrystalline silicon film 9 of M2, the polycrystalline silicon oxide film 8, and the first polycrystalline silicon film 4 are selectively and sequentially patterned.
3. Second gate oxide film 14, control gate 15
and forming a silicon nitride film pattern 16 thereon (
Figure (f) shown). Subsequently, As ions are implanted.
つづいて、熱a化を行ない、メモリセル部のフローティ
ングゲート13、コントロールゲート14及び周辺部の
ゲート電ri11の露出面に熱酸化膜17を形成すると
ともにN“型ソース、ドレイン領域18.19.20.
21を形成する(同図(Cl>図示)。つづいて、窒化
シリコン膜パターン12及び16をエツチングした後、
全面にTiを堆積し、熱処理を行なうことによりセルト
ランジスタのコントロールゲート15及び周辺トランジ
スタのゲート電極11の表面@域をTiSi2膜22.
22に変換する(同図(h>図示)。Subsequently, thermal aeration is performed to form a thermal oxide film 17 on the exposed surfaces of the floating gate 13 and control gate 14 in the memory cell portion and the gate electrode ri 11 in the peripheral portion, as well as N" type source and drain regions 18, 19. 20.
21 (same figure (Cl>shown)).Subsequently, after etching the silicon nitride film patterns 12 and 16,
By depositing Ti on the entire surface and performing heat treatment, the surface area of the control gate 15 of the cell transistor and the gate electrode 11 of the peripheral transistor is covered with a TiSi2 film 22.
22 (same figure (h>illustration)).
このようにしてセルトランジスタのコントロールゲート
(ワードライン)及び周辺トランジスタのゲート電極を
低抵抗化することができ、EPROMあるいはE2 F
ROMの高速化を達成することができる。In this way, the resistance of the control gate (word line) of the cell transistor and the gate electrode of the peripheral transistor can be reduced, and it is possible to reduce the resistance of the control gate (word line) of the cell transistor and the gate electrode of the peripheral transistor.
It is possible to achieve high speed ROM.
(背景技術の問題点〕
上述した従来の方法では、メモリセルの間隔は第3図(
b)中Xで示すホトレジストパターン6の間隔で決定さ
れる。この間隔は露光技術により決まるため、E P
ROtvlやE2 PR○〜1の大容量化は露光技術に
支配される。また、大容量化を目的としない場合でもフ
ローティングゲート13のカップリング面積が小さくな
るので、セル特性が劣るという欠点がある。(Problems in the Background Art) In the conventional method described above, the spacing between memory cells is as shown in Fig. 3 (
b) Determined by the spacing of the photoresist pattern 6 indicated by an X in the middle. This interval is determined by the exposure technique, so E P
The increase in capacity of ROtvl and E2 PR○~1 is dominated by exposure technology. Further, even if the purpose is not to increase the capacity, the coupling area of the floating gate 13 becomes small, resulting in poor cell characteristics.
更に、セルトランジスタのコントロールゲート15及び
周辺トランジスタのゲート電極11を第2層の多結晶シ
リコン膜で形成しているので、第3図(C)の工程で周
辺トランジスタのゲート酸化IP!7を形成する際、セ
ルトランジスタのフローティングゲートとなる第1の多
結晶シリコン膜4表面に第2のゲート酸化膜となる多結
晶シリコン酸化膜8が同時に形成される。このため、多
結晶シリコン酸化IFJ8の膜厚を独立して副面するこ
とができず、メモリセルの書込み特性、保持特性を任意
の特性に設計することが極めて困難となる。Furthermore, since the control gate 15 of the cell transistor and the gate electrode 11 of the peripheral transistor are formed from the second layer of polycrystalline silicon film, the gate oxidation IP of the peripheral transistor is performed in the process shown in FIG. 3(C). 7, a polycrystalline silicon oxide film 8, which will become a second gate oxide film, is simultaneously formed on the surface of the first polycrystalline silicon film 4, which will become the floating gate of the cell transistor. For this reason, the film thickness of the polycrystalline silicon oxide IFJ8 cannot be independently controlled, making it extremely difficult to design the write characteristics and retention characteristics of the memory cell to desired characteristics.
〔発明の目的)
本発明は上記事情に鑑みてなされたものであり、大容量
化及び高速動作が可能で、しかもセル特性を任意に設計
する口とのできる高性能のEPROM等の半導体記憶装
置を簡便に製造し得る方法を提供しようとするものであ
る。[Object of the Invention] The present invention has been made in view of the above circumstances, and provides a high-performance semiconductor memory device such as an EPROM that is capable of large capacity and high-speed operation, and also has the ability to arbitrarily design cell characteristics. The purpose of the present invention is to provide a method for easily producing .
本発明の半導体記憶装置の製造方法は、まず第1導電型
の半導体基体上に第1の絶縁膜を形成し、第1の非単結
晶シリコン膜、第1の耐酸化性膜(例えば窒化シリコン
膜)及び被酸化性膜(例えば多結晶シリコン膜)を順次
堆積した後、メモリセル部の前記被区化性膜の一部を選
択的にエツチングして分離し、更に残存した被酸化性膜
を酸化膜に変換し、その体積を膨張させた後、該酸化膜
をマスクとしてメモリセル部の前記第1の耐酸化性膜の
一部をエツチングし、前記酸化、膜を除去した後、前記
第1の耐酸化性膜をマスクとしてメモリセル部の前記第
1の非単結晶シリコン膜の一部をエツチングする。次、
に、メモリセル部め前記第1の耐酸化性膜を選択的に除
去し、メモリセル部で露出している前記第1の非単結晶
シリコン膜の表面に第2の絶縁膜を形成した後、全面に
第2の非単結晶シリコン膜及び第2の耐酸化性膜を順次
堆積する。つづいて、周辺部の第2の耐区化性膜及び第
2の非単結晶シリコン膜を選択的に除去した後、周辺部
の第1の耐酸化性膜及び第1の非単結晶シリコン膜を選
択的に順次パターニングして周辺トランジスタのゲート
電極及びその上の第1の耐酸化性膜パターンを形成する
。つづいて、メモリセル部の第2の耐酸化性膜、第2の
非単結晶シリコン膜、第2の絶縁膜及び第1の非単結晶
シリコン膜を選択的に順次パターニングして70−ティ
ングゲート、第2のゲート絶縁膜、コントロールゲート
及びその上の第2の耐酸化性膜パターンを形成した後、
第2導電型の不純物をイオン注入することにより第2導
電型のソース、ドレイン領域を形成する。つづいて、前
記フローティングゲート、コントロールゲート及び周辺
トランジスタのゲート電極の露出面に熱酸化膜を形成し
・た後、前記第1及び第2の耐酸化性膜パターンを除去
し、更に全面に金属を堆積した後、熱処理を行なうこと
によりコントロールゲート及び周辺トランジスタのゲー
ト電逢の表面領域を金属シリサイド膜に変換するもので
ある。In the method of manufacturing a semiconductor memory device of the present invention, first, a first insulating film is formed on a semiconductor substrate of a first conductivity type, a first non-single crystal silicon film, a first oxidation-resistant film (for example, silicon nitride After sequentially depositing a film) and an oxidizable film (for example, a polycrystalline silicon film), a part of the oxidizable film in the memory cell area is selectively etched and separated, and the remaining oxidizable film is removed. is converted into an oxide film and its volume is expanded, and then a part of the first oxidation-resistant film in the memory cell portion is etched using the oxide film as a mask to remove the oxidation film. Using the first oxidation-resistant film as a mask, a portion of the first non-single crystal silicon film in the memory cell portion is etched. Next,
After selectively removing the first oxidation-resistant film in the memory cell portion and forming a second insulating film on the surface of the first non-single crystal silicon film exposed in the memory cell portion. , a second non-single crystal silicon film and a second oxidation-resistant film are sequentially deposited over the entire surface. Subsequently, after selectively removing the second partitioning-resistant film and the second non-monocrystalline silicon film in the peripheral area, the first oxidation-resistant film and the first non-single-crystalline silicon film in the peripheral area are removed. are selectively and sequentially patterned to form a gate electrode of a peripheral transistor and a first oxidation-resistant film pattern thereon. Subsequently, the second oxidation-resistant film, the second non-single crystal silicon film, the second insulating film, and the first non-single crystal silicon film in the memory cell portion are selectively and sequentially patterned to form a 70-ring gate. , after forming the second gate insulating film, the control gate, and the second oxidation-resistant film pattern thereon,
Second conductivity type source and drain regions are formed by ion-implanting second conductivity type impurities. Subsequently, after forming a thermal oxide film on the exposed surfaces of the floating gate, control gate, and gate electrodes of the peripheral transistors, the first and second oxidation-resistant film patterns are removed, and a metal is further deposited on the entire surface. After being deposited, heat treatment is performed to convert the surface areas of the control gate and the gate electrodes of the peripheral transistors into a metal silicide film.
このような方法によれば、被酸化性膜を配化して酸化膜
に変換した際の体積膨張により第1の耐配化性膜を露光
技術の限界より微細な幅で分離することができ、引続き
行なわれるエツチングによりフローティングゲートとな
る第1の非単結晶シリコン膜も微細な幅で分離すること
ができる。こノ結果、EPROMやE2 PROMの大
容量化またはセル特性の向上を達成することができる。According to such a method, the first oxidation-resistant film can be separated by a width finer than the limit of exposure technology due to the volume expansion when the oxidizable film is arranged and converted into an oxide film, By subsequent etching, the first non-single-crystal silicon film, which will become the floating gate, can also be separated into minute widths. As a result, it is possible to increase the capacity of EPROM or E2 PROM or improve cell characteristics.
また、メモリセル領域の第1の多結晶シリコン膜の分離
に用いた第1の耐葭化性膜を、周辺部では第1の多結晶
シリコン股上にそのまま残存させておくことにより、周
辺トランジスタのゲート絶縁膜とセルトランジスタの第
2のゲート絶縁膜とをそれぞれ独立して形成することが
できるので、セル特性を任意に設計することができる。In addition, by leaving the first anti-reed film used to separate the first polycrystalline silicon film in the memory cell region on the first polycrystalline silicon film in the peripheral region, the peripheral transistors can be separated. Since the gate insulating film and the second gate insulating film of the cell transistor can be formed independently, cell characteristics can be designed arbitrarily.
以下、本発明方法をEPROMの製造に適用した実施例
を第1図(a)〜(i)及び第2図を参照して説明する
。なお、第1図(a)〜(i)は本発明方法による製造
1捏を示す所面図、第2図は製造されたEPROMのメ
モリセル部の平面図(ただし配線は省略)を示す。また
、第1図(a)〜(i)においては左側にはメモリセル
部を、右側には周辺部をそれぞれ示し、メモリセル部に
ついては第1図(a)〜(d)は第2図のA−A−線に
沿う断面を、また第1図(e)〜(i)は第2図のE−
E−線に沿う断面をそれぞれ製造工程順に示すものであ
る。Hereinafter, an embodiment in which the method of the present invention is applied to the manufacture of an EPROM will be described with reference to FIGS. 1(a) to (i) and FIG. 2. Incidentally, FIGS. 1(a) to 1(i) are top views showing one step of manufacturing according to the method of the present invention, and FIG. 2 is a plan view (however, wiring is omitted) of the memory cell portion of the manufactured EPROM. In addition, in FIGS. 1(a) to (i), the memory cell section is shown on the left, and the peripheral section is shown on the right. Regarding the memory cell section, FIGS. 1(a) to (d) are shown in FIG. 1(e) to (i) are the cross sections taken along line A-A- in FIG.
The cross sections taken along the E-line are shown in the order of manufacturing steps.
まず、比抵抗1oΩ−mのP−型シリコン基板31表面
に選択酸化法により膜厚0.8−のフィールド醒化膜3
2を形成した後、露出した基板31表面にセルトランジ
スタの第1のゲート酸化膜及び周辺トランジスタのゲー
ト酸化膜となる熱酸化膜(第1の絶縁膜)33を形成す
る。次に、全面に膜厚0.41IJrLの第1の多結晶
シリコン膜34を堆積し、PoCλ3を拡散源としてリ
ンをドープした後、更に全面に膜厚0.I JImの第
1の窒化シリコン膜(第1の耐酸化性膜)35及び膜厚
0.31mの多結晶シリコン膜(被酸化性1! )、
36を順次堆積する。つづいて、多結晶シリコン膜36
上にメモリセル部で幅0.8mの開孔を有するホトレジ
ストパターン37を形成した後、これをマスクとしてC
Q、2とH2からなる反応性イオンガスによりメモリセ
ル部で露出している多結晶シリコン膜36をエツチング
して分離する(第1図(a)図示)。First, on the surface of a P-type silicon substrate 31 with a specific resistance of 1 ohm-m, a field-enriched film 3 with a thickness of 0.8-m is formed by selective oxidation.
2, a thermal oxide film (first insulating film) 33 is formed on the exposed surface of the substrate 31 to serve as the first gate oxide film of the cell transistor and the gate oxide film of the peripheral transistor. Next, a first polycrystalline silicon film 34 with a thickness of 0.41 IJrL is deposited on the entire surface, and phosphorus is doped using PoCλ3 as a diffusion source, and then the first polycrystalline silicon film 34 with a thickness of 0.41 IJrL is deposited on the entire surface. I JIm's first silicon nitride film (first oxidation-resistant film) 35 and 0.31 m thick polycrystalline silicon film (oxidizability 1!),
36 are sequentially deposited. Next, polycrystalline silicon film 36
After forming a photoresist pattern 37 having an opening with a width of 0.8 m in the memory cell portion on top, using this as a mask, C.
The polycrystalline silicon film 36 exposed in the memory cell portion is etched and separated using a reactive ion gas consisting of Q, 2 and H2 (as shown in FIG. 1(a)).
次いで、前記ホトレジストパターン37を除去した後、
9.50℃のウェット酸素雰囲気中で熱酸化を行ない、
前記多結晶シリコン膜36を全て多結晶シリコン酸化膜
38に変換する。この熱酸化により形成される多結晶シ
リコン酸化膜38は体積膨張して横方向にも0.2 譚
拡がり、メモリセル部における分離幅は0.4庫となる
。つづいて、多結晶シリコン散化膜38をマスクとして
CF、4とH2からなる反応性イオンガスによりメモリ
セル部で露出している第1の窒化シリコンII!l 3
5をエツチングする(同図(J図示)。次いで、前記多
結晶シリコン酸化膜38をエツチング除去した後、第1
の窒化シリコン膜35をマスクとしてメモリセル部で露
出している第1の多結晶シリコン膜34をエツチングす
る(同図(C)図示)。次いで、周辺部上に図示しない
ホトレジストパターンを形成した後、CDE法によりメ
モリセル部上の第1の窒化シリコン膜35を選択的にエ
ツチング除去する。つづいて、前記ホトレジストパター
ンを除去した後、1000℃のドライ酸素雰囲気中で熱
酸化を行ない、メモリセル部で露出している第1の多結
晶シリコン膜34の表面に膜厚500人の多結晶シリコ
ン酸化膜(第2の絶縁II!1I)3つを形成する(同
図(d)図示)。Next, after removing the photoresist pattern 37,
9. Perform thermal oxidation in a wet oxygen atmosphere at 50°C,
The entire polycrystalline silicon film 36 is converted into a polycrystalline silicon oxide film 38. The polycrystalline silicon oxide film 38 formed by this thermal oxidation expands in volume and expands in the lateral direction by 0.2 mm, resulting in a separation width of 0.4 mm in the memory cell portion. Next, using the polycrystalline silicon dispersion film 38 as a mask, a reactive ion gas consisting of CF, 4, and H2 is applied to the first silicon nitride II exposed in the memory cell area! l 3
5 (shown in the figure (J)). Next, after removing the polycrystalline silicon oxide film 38 by etching, the first
Using the silicon nitride film 35 as a mask, the first polycrystalline silicon film 34 exposed in the memory cell portion is etched (as shown in FIG. 3C). Next, after forming a photoresist pattern (not shown) on the peripheral portion, the first silicon nitride film 35 on the memory cell portion is selectively etched away using the CDE method. Subsequently, after removing the photoresist pattern, thermal oxidation is performed in a dry oxygen atmosphere at 1000° C., and the surface of the first polycrystalline silicon film 34 exposed in the memory cell portion is coated with a polycrystalline silicon film with a thickness of 500 μm. Three silicon oxide films (second insulation II! 1I) are formed (as shown in FIG. 3(d)).
次いで、全面にセルトランジスタのコントロールゲート
となる膜厚0.4r〜の第2の多結晶シリコン膜40を
堆積した後、PO(lを拡散源としてリンをドープし、
更に全面に膜厚0,1μmの第2の窒化シリコン膜41
を堆積する。つづいて、メモリセル部上にホトレジスト
パターン42を形成した後、これをマスクとしてCDE
法により周辺部で露出している第2の窒化シリコン膜4
1及び第2の多結晶シリコン膜40を選択的に順次エツ
チングする(同図(e)図示)。次いで、前記ホトレジ
ストパターン42を除去した後、周辺部の一部及びメモ
リセル部にホトレジストパターン43を形成する。つづ
いて、このホトレジストパターン43をマスクとしてR
IE法により周辺部で露出している第1の窒化シリコン
膜35及び第1の多結晶シリコンIt!134をパター
ニングし、周辺トランジスタのゲート電極44及びその
上の第1の窒化シリコン膜パターン45を形成する(同
図(f)図示)。次いで、前記ホトレジストパターン4
3を除去する。つづいて、メモリセル部の一部及び周辺
部にホトレジストパターン46を形成した後、これをマ
スクとしてRIE法によりメモリセル部で露出している
第2の窒化シリコン141、第2の多結晶シリコン膜4
0、多結晶シリコン酸化膜3つ及び第1の多結晶シリコ
ン[134を順次パターニングし、フローティングゲー
ト47゜第2のゲート酸化膜48、コントロールゲート
49及びその上の第2の窒化シリコン膜パターン50を
形成する(同図(g)図示)。Next, after depositing a second polycrystalline silicon film 40 with a thickness of 0.4r~ on the entire surface, which will become the control gate of the cell transistor, phosphorus is doped using PO(l as a diffusion source).
Furthermore, a second silicon nitride film 41 with a film thickness of 0.1 μm is formed on the entire surface.
Deposit. Subsequently, after forming a photoresist pattern 42 on the memory cell section, CDE is performed using this as a mask.
The second silicon nitride film 4 exposed at the periphery by the method
The first and second polycrystalline silicon films 40 are selectively and sequentially etched (as shown in FIG. 4(e)). After removing the photoresist pattern 42, a photoresist pattern 43 is formed in a portion of the peripheral area and the memory cell area. Next, using this photoresist pattern 43 as a mask, R
The first silicon nitride film 35 and the first polycrystalline silicon It! exposed at the peripheral portion by the IE method. 134 to form a gate electrode 44 of a peripheral transistor and a first silicon nitride film pattern 45 thereon (as shown in FIG. 4(f)). Next, the photoresist pattern 4
Remove 3. Subsequently, after forming a photoresist pattern 46 in a part of the memory cell part and the peripheral part, using this as a mask, the second silicon nitride 141 and the second polycrystalline silicon film exposed in the memory cell part are removed by RIE. 4
0. Three polycrystalline silicon oxide films and the first polycrystalline silicon [134] are sequentially patterned to form a floating gate 47°, a second gate oxide film 48, a control gate 49, and a second silicon nitride film pattern 50 thereon. (Illustrated in Fig. 1(g)).
次いで、前記ホトレジストパターン46を除去した後、
ASを加速エネルギー90keV、ドーズff13X
10” cm4の条件でイオン注入する。つづいて、醒
素雰囲気中で熱処理を行なうことによりセルトランジス
タのフローティングゲート47、コントロールゲート4
9及び周辺トランジスタのゲート電極44の露出面に熱
び化膜51を形成する。これと同時にASを拡散させて
ρ5−40Ω/口のN+型ソース、ドレイン領域52.
53.54.55を形成する(同図(h)図示)。つづ
いて、ホットリン酸中に浸すことにより第1及び第2の
窒化シリコン膜パターン45.50を除去する。つづい
て、全面に膜厚700人のTi膜を蒸着した後、800
℃で熱処理を行なうことによりセルトランジスタのコン
トロールゲート49及び周辺トランジスタのゲート電極
44の表面領域をTi5iz膜56に変換し、未反応の
T1をエツチングする。つづいて、全面に膜厚1.Ot
mのCvD酸化膜57を堆積した後、コンタクトホール
を開孔する。つづいて、全面に膜厚0.8譚のA℃−8
’+膜を蒸着した後パターニングして配線58、・・・
を形成し、EPROMデバイスを製造する(第1図(i
)及び第2図図示)。Next, after removing the photoresist pattern 46,
Accelerate AS with energy 90keV, dose ff13X
Ion implantation is performed under the condition of 10" cm4. Subsequently, by performing heat treatment in a clean atmosphere, the floating gate 47 and control gate 4 of the cell transistor are formed.
A heated film 51 is formed on the exposed surfaces of the gate electrodes 44 of the gate electrodes 9 and peripheral transistors. At the same time, AS is diffused into the N+ type source and drain regions 52.
53, 54, and 55 (as shown in the same figure (h)). Subsequently, the first and second silicon nitride film patterns 45 and 50 are removed by immersion in hot phosphoric acid. Next, after depositing a Ti film with a thickness of 700 mm on the entire surface,
By performing heat treatment at .degree. C., the surface regions of the control gate 49 of the cell transistor and the gate electrode 44 of the peripheral transistor are converted into a Ti5iz film 56, and unreacted T1 is etched. Next, apply a film thickness of 1. Ot
After depositing a CvD oxide film 57 of m thickness, a contact hole is opened. Next, A℃-8 with a film thickness of 0.8 tan was applied to the entire surface.
'+ After depositing the film, it is patterned and the wiring 58,...
to form an EPROM device (see FIG. 1(i)
) and shown in Figure 2).
しかして本発明方法によれば、第1図(a)の工程でメ
モリセル部の多結晶シリコン膜(被醒化性膜)36を露
光技術の限界である0、8 、llI++の分離幅で分
離した後、同図(b)の工程で熱酸化を行ない、多結晶
シリコンj!36を多結晶シリコンn化138に変換し
て体積膨張させることにより分離幅を0,4prIlと
することができる。この結果、反応性イオンガスを用い
、多結晶シリコン酸化膜3後に第1の窒化シリコン膜3
5をマスクとして第1の多結晶シリコン膜34をエツチ
ングすることにより最終的なフローティングゲート47
を露光技術の限界よりも微細な分離幅で分離することが
できる。したがって、メモリセルの集積度を向上するこ
とによりE!’ROMの大容量化を達成することができ
る。また、大容量化を目的としない場合でも、フローテ
ィングゲート47のカップリング面積を大きくすること
ができるので、セル特性を向上することができる。According to the method of the present invention, however, in the process shown in FIG. After separation, thermal oxidation is performed in the process shown in FIG. By converting 36 into polycrystalline silicon n-oxide 138 and expanding its volume, the separation width can be set to 0.4 prIl. As a result, using reactive ion gas, the first silicon nitride film 3 is formed after the polycrystalline silicon oxide film 3.
By etching the first polycrystalline silicon film 34 using 5 as a mask, a final floating gate 47 is formed.
can be separated with a finer separation width than the limits of exposure technology. Therefore, by increasing the integration degree of memory cells, E! 'A large capacity ROM can be achieved. Further, even if the purpose is not to increase the capacity, the coupling area of the floating gate 47 can be increased, so that the cell characteristics can be improved.
また、周辺トランジスタのゲート酸化膜となる熱酸化膜
(第1の絶縁膜)33を第1図(a)の工程で形成した
後、周辺部には第1の多結晶シリコン膜34と、その上
にメモリセル部において第1の多結晶シリコン膜34を
微細な幅で分離するために用いた第1の窒化シリコン膜
35を残存させた状態にしておき、第1図(d)の工程
でセルトランジスタの第2のゲート酸化膜となる多結晶
シリコンa化!ll39を形成しているので、セルトラ
ンジスタの第2のゲート酸化膜の膜厚を独立して制御す
ることができ、メモリセルの書込み特性、保持特性を任
意の特性に制御することができる。Further, after forming the thermal oxide film (first insulating film) 33 which will become the gate oxide film of the peripheral transistor in the process shown in FIG. 1(a), a first polycrystalline silicon film 34 and its The first silicon nitride film 35 used to separate the first polycrystalline silicon film 34 by a minute width in the memory cell portion is left on top, and the process shown in FIG. 1(d) is performed. Polycrystalline silicon a that becomes the second gate oxide film of the cell transistor! ll39, the thickness of the second gate oxide film of the cell transistor can be independently controlled, and the write characteristics and retention characteristics of the memory cell can be controlled to desired characteristics.
しかも、従来と同様にセルトランジスタのコントロール
ゲート49及び周辺トランジスタのゲート電極44の表
面領域を金泥シリサイド膜に変換できるため、高速化が
容易に達成できる。Moreover, since the surface areas of the control gate 49 of the cell transistor and the gate electrode 44 of the peripheral transistor can be converted into a gold mud silicide film as in the prior art, higher speeds can be easily achieved.
なお、上記実施例では第1図(d)の工程でメモリセル
部に堆積された第1の窒化シリコンIt! 35をCD
E法によりエツチングしているが、第1の窒化シ、リコ
ン膜35上に酸化膜を堆積しておき、ホトレジストパタ
ーンをマスクとしてまずメモリセル部の酸化膜をエツチ
ングし、ホトレジストパターンを除去した後、ホットリ
ン酸溶液中に浸してメモリセル部の第1の窒化シリコン
膜35を除去してもよい。このようにすれば、CDE法
によるエツチング時に第1の窒化シリコン膜35下の第
1の多結晶シリコン膜34が同時にエツチングされると
いうおそれは全くなくなる。In the above embodiment, the first silicon nitride It! deposited on the memory cell portion in the step shown in FIG. 1(d). 35 on CD
Etching is carried out using the E method. An oxide film is deposited on the first silicon nitride film 35, and the oxide film in the memory cell area is first etched using the photoresist pattern as a mask. After the photoresist pattern is removed, the oxide film is etched. The first silicon nitride film 35 in the memory cell portion may be removed by immersing it in a hot phosphoric acid solution. In this way, there is no possibility that the first polycrystalline silicon film 34 under the first silicon nitride film 35 will be etched at the same time during etching by the CDE method.
また、上記実施例では第1図(d)の工程でメモリセル
部において、第1の多結晶シリコン膜34上に熱酸化に
より多結晶シリコン酸化膜3つを形成したが、多結晶シ
リコン酸化11139の代わりにCVD酸化膜もしくは
窒化シリコン膜又はこれらの膜を組合わせた絶縁膜を堆
積してもよい。Further, in the above embodiment, three polycrystalline silicon oxide films were formed by thermal oxidation on the first polycrystalline silicon film 34 in the memory cell portion in the process shown in FIG. Instead, a CVD oxide film, a silicon nitride film, or a combination of these films may be deposited.
また、上記実施例では第1図(h)の工程で熱酸化膜(
第1の絶縁膜)33を残存した状態でASのイオン注入
を行なっているが、Asをイオン注入する前に第1の熱
酸化膜33をエツチングし、イオン注入後に基板31上
に新たに熱酸化膜を形成してもよい。In addition, in the above embodiment, a thermal oxide film (
Although AS ion implantation is performed with the first insulating film 33 remaining, the first thermal oxide film 33 is etched before As ion implantation, and a new thermal oxide film is added onto the substrate 31 after the ion implantation. An oxide film may be formed.
更に、上記実施例では周辺トランジスタとしてP−型シ
リコン基板31にNMO3を形成したが、予めP−型シ
リコン基板31にN型拡散層を形成しておき、Asの代
わりに8をイオン注入して1MO8を形成してもよい。Furthermore, in the above embodiment, NMO3 was formed on the P-type silicon substrate 31 as a peripheral transistor, but an N-type diffusion layer was formed in advance on the P-type silicon substrate 31, and 8 was ion-implanted instead of As. 1MO8 may be formed.
なお、上記実施例では本発明方法をEPROMの製造に
適用した場合について説明したが、本発明方法はE2
PROMの製造にも同様に適用できることは勿論である
。In the above embodiments, the case where the method of the present invention is applied to the manufacture of EPROM was explained, but the method of the present invention is applicable to E2
Of course, the present invention can also be applied to the manufacture of PROM.
〔発明の効果〕
以上詳述した如−く本発明によれば、高集積化及び高速
vJ乍が可能で、しかもセル特性を任意に設計すること
のできる高性能のEPROM等の半導体記憶装置を簡便
に製造し得る方法を提供できるものである。[Effects of the Invention] As detailed above, according to the present invention, a high-performance semiconductor memory device such as an EPROM, which is capable of high integration and high-speed vJ, and whose cell characteristics can be arbitrarily designed, can be manufactured. It is possible to provide a method that can be easily manufactured.
第1図(a)〜(i)は本発明の実施例におけるEPR
OMデバイスを得るための製造方法を示す断面図、第2
図は本発明方法により得られたEPRO〜1デバイスの
メモリセル部の平面図、第3図(a)〜(h)は従来の
E P ROMデバイスを得るための製造方法を示す断
面図である。
31・・・P−型シリコン基板、32・・・フィールド
酸化膜、33・・・熱煎化膜(第1の絶縁膜)、34・
・・第1の多結晶シリコン膜、35・・・第1の窒化シ
リコン膜、36・・・多結晶シリコン膜(被醇化性膜)
、37.42.43.46・・・ホトレジストパターン
、38・・・多結晶シリコン酸化膜、39・・・多結晶
シリコン酸化膜(第2の絶it膜)、40:・・第2の
多結晶シリコン膜、41・・・第2の窒化シリコン膜、
44・・・周辺トランジスタのゲート電極、45・・・
第1の窒化シリコン膜パターン、46・・・フローティ
ングゲート、48・・・第2のゲート醇化膜、4つ・・
・コントロールゲート、50・・・第2の窒化シリコン
膜パターン、51・・・熱酸化膜、52.53.54.
55・・・N+型ソース、ドレイン領域、56・・・T
13i2膜、57・・・CVD酸化膜、58・・・配線
。FIGS. 1(a) to (i) show EPR in the embodiment of the present invention.
Cross-sectional view showing the manufacturing method for obtaining an OM device, 2nd
The figure is a plan view of the memory cell portion of an EPRO-1 device obtained by the method of the present invention, and FIGS. 3(a) to 3(h) are cross-sectional views showing a conventional manufacturing method for obtaining an EPRO-1 device. . 31... P-type silicon substrate, 32... Field oxide film, 33... Heat-baked film (first insulating film), 34...
...First polycrystalline silicon film, 35... First silicon nitride film, 36... Polycrystalline silicon film (meltizable film)
, 37.42.43.46...Photoresist pattern, 38...Polycrystalline silicon oxide film, 39...Polycrystalline silicon oxide film (second isolation film), 40:...Second polycrystalline silicon oxide film Crystalline silicon film, 41... second silicon nitride film,
44...Gate electrode of peripheral transistor, 45...
First silicon nitride film pattern, 46...Floating gate, 48...Second gate liquefied film, four...
- Control gate, 50... Second silicon nitride film pattern, 51... Thermal oxide film, 52.53.54.
55...N+ type source, drain region, 56...T
13i2 film, 57...CVD oxide film, 58...wiring.
Claims (2)
、フローティングゲート、第2のゲート絶縁膜及び上面
が金属シリサイド膜に変換されたコントロールゲートを
順次積層して形成し、これら積層体の両側方の基体表面
に第2導電型のソース、ドレイン領域を形成したメモリ
セル部と、基体上にゲート絶縁膜を介して上面が金属シ
リサイド膜に変換されたゲート電極を形成し、該ゲート
電極の両側方の基体表面に第2導電型のソース、ドレイ
ン領域を形成した周辺部とを有する半導体記憶装置を製
造するにあたり、第1導電型の半導体基体上に第1の絶
縁膜を形成し、第1の非単結晶シリコン膜、第1の耐酸
化性膜及び被酸化性膜を順次堆積する工程と、メモリセ
ル部の前記被酸化性膜の一部を選択的にエッチングして
分離する工程と、残存した被酸化性膜を酸化膜に変換し
、その体積を膨張させる工程と、該酸化膜をマスクとし
てメモリセル部の前記第1の耐酸化性膜の一部をエッチ
ングする工程と、前記酸化膜を除去した後、前記第1の
耐酸化性膜をマスクとしてメモリセル部の前記第1の非
単結晶シリコン膜の一部をエッチングする工程と、メモ
リセル部の前記第1の耐酸化性膜を選択的に除去する工
程と、メモリセル部で露出している前記第1の非単結晶
シリコン膜の表面に第2の絶縁膜を形成する工程と、全
面に第2の非単結晶シリコン膜及び第2の耐酸化性膜を
順次堆積する工程と、周辺部の第2の耐酸化性膜及び第
2の非単結晶シリコン膜を選択的に除去する工程と、周
辺部の第1の耐酸化性膜及び第1の非単結晶シリコン膜
を選択的に順次パターニングして周辺トランジスタのゲ
ート電極及びその上の第1の耐酸化性膜パターンを形成
する工程と、メモリセル部の第2の耐酸化性膜、第2の
非単結晶シリコン膜、第2の絶縁膜及び第1の非単結晶
シリコン膜を選択的に順次パターニングしてフローティ
ングゲート、第2のゲート絶縁膜、コントロールゲート
及びその上の第2の耐酸化性膜パターンを形成する工程
と、第2導電型の不純物をイオン注入することにより第
2導電型のソース、ドレイン領域を形成する工程と、前
記フローティングゲート、コントロールゲート及び周辺
トランジスタのゲート電極の露出面に熱酸化膜を形成す
る工程と、前記第1及び第2の耐酸化性膜パターンを除
去する工程と、全面に金属を堆積した後、熱処理を行な
うことによりコントロールゲート及び周辺トランジスタ
のゲート電極の表面領域を金属シリサイド膜に変換する
工程とを具備したことを特徴とする半導体記憶装置の製
造方法。(1) A first gate insulating film, a floating gate, a second gate insulating film, and a control gate whose upper surface is converted to a metal silicide film are sequentially stacked on a semiconductor substrate of a first conductivity type, and these stacked layers are formed. A memory cell portion in which source and drain regions of the second conductivity type are formed on the surface of the substrate on both sides of the body, and a gate electrode whose upper surface is converted to a metal silicide film are formed on the substrate via a gate insulating film. A first insulating film is formed on a semiconductor substrate of a first conductivity type in manufacturing a semiconductor memory device having a peripheral portion in which source and drain regions of a second conductivity type are formed on the surface of the substrate on both sides of a gate electrode. a step of sequentially depositing a first non-single-crystal silicon film, a first oxidation-resistant film, and an oxidizable film, and selectively etching and separating a part of the oxidizable film in the memory cell area. a step of converting the remaining oxidizable film into an oxide film and expanding its volume; and a step of etching a part of the first oxidation-resistant film in the memory cell portion using the oxide film as a mask. a step of etching a portion of the first non-single crystal silicon film in the memory cell portion using the first oxidation-resistant film as a mask after removing the oxide film; a step of selectively removing the oxidation-resistant film, a step of forming a second insulating film on the surface of the first non-single-crystal silicon film exposed in the memory cell portion, and a step of forming a second insulating film on the entire surface of the first non-single-crystal silicon film. a step of sequentially depositing a non-monocrystalline silicon film and a second oxidation-resistant film; a step of selectively removing the second oxidation-resistant film and the second non-single-crystalline silicon film in the peripheral region; selectively sequentially patterning the first oxidation-resistant film and the first non-single-crystal silicon film to form a gate electrode of a peripheral transistor and a first oxidation-resistant film pattern thereon; The second oxidation-resistant film, the second non-monocrystalline silicon film, the second insulating film, and the first non-single-crystalline silicon film are selectively and sequentially patterned to form a floating gate and a second gate insulating film. , forming a control gate and a second oxidation-resistant film pattern thereon; forming source and drain regions of a second conductivity type by ion-implanting impurities of a second conductivity type; A step of forming a thermal oxide film on the exposed surfaces of the gate electrode of the gate, control gate, and peripheral transistor, a step of removing the first and second oxidation-resistant film patterns, and a step of depositing metal on the entire surface, followed by heat treatment. 1. A method of manufacturing a semiconductor memory device, comprising the step of converting surface regions of gate electrodes of control gates and peripheral transistors into metal silicide films by performing the following steps.
晶シリコン膜を反応性イオンによりエッチングすること
を特徴とする特許請求の範囲第1項記載の半導体記憶装
置の製造方法。(2) Manufacturing a semiconductor memory device according to claim 1, characterized in that the oxidizable film, the first oxidation-resistant film, and the first non-single-crystal silicon film are etched with reactive ions. Method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24411384A JPS61121475A (en) | 1984-11-19 | 1984-11-19 | Manufacture of semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24411384A JPS61121475A (en) | 1984-11-19 | 1984-11-19 | Manufacture of semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61121475A true JPS61121475A (en) | 1986-06-09 |
Family
ID=17113949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24411384A Pending JPS61121475A (en) | 1984-11-19 | 1984-11-19 | Manufacture of semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61121475A (en) |
-
1984
- 1984-11-19 JP JP24411384A patent/JPS61121475A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
JPS60194570A (en) | Manufacture of semiconductor device | |
JPS6156445A (en) | Semiconductor device | |
JPS6315749B2 (en) | ||
JPS61121475A (en) | Manufacture of semiconductor memory | |
JPS6150371A (en) | Semiconductor memory device and manufacture thereof | |
JPS5935463A (en) | Complementary metal-oxide semiconductor device and manufacture thereof | |
JPH0640549B2 (en) | Method for manufacturing MOS semiconductor device | |
JP3371196B2 (en) | Pattern formation method | |
JPH0471236A (en) | Manufacture of semiconductor device | |
JPS6150370A (en) | Manufacture of semiconductor device | |
JPS6154661A (en) | Manufacture of semiconductor device | |
JP2511852B2 (en) | Method for manufacturing semiconductor device | |
JPS61239671A (en) | Manufacture of semiconductor memory device | |
JPH0567634A (en) | Manufacture of mis type semiconductor device | |
JP3479393B2 (en) | Method for manufacturing semiconductor device | |
JPS61251165A (en) | Manufacture of bi-mis integrated circuit | |
JP2556155B2 (en) | Method for manufacturing semiconductor device | |
JPS6156448A (en) | Manufacture of complementary semiconductor device | |
JPS60132370A (en) | Electrodes of semiconductor device and forming method of wiring pattern | |
JPS61252656A (en) | Manufacture of semiconductor device | |
JPS6116575A (en) | Manufacture of semiconductor device | |
JPS6315748B2 (en) | ||
JPS63170922A (en) | Wiring method | |
JPS6117144B2 (en) |