JPS6112117A - Chopper type comparator - Google Patents
Chopper type comparatorInfo
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- JPS6112117A JPS6112117A JP13369184A JP13369184A JPS6112117A JP S6112117 A JPS6112117 A JP S6112117A JP 13369184 A JP13369184 A JP 13369184A JP 13369184 A JP13369184 A JP 13369184A JP S6112117 A JPS6112117 A JP S6112117A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
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Abstract
Description
【発明の詳細な説明】 〔発明の技術“香野〕 ツバ型比較器の改良に関するものである。[Detailed description of the invention] [Technology of invention “Kano”] This paper relates to improvements to collar-type comparators.
第１図は従来のチョッパ型比較器の一例を示す回路図で
ある。FIG. 1 is a circuit diagram showing an example of a conventional chopper type comparator.
この第１図に示す従来のチョッパ型比較器は、入力切換
回路１と増幅回路２．および両回路１゜２を結合する結
合コンデンサ５から構成されている。入力切換回路１は
一方の導通端子が分割抵抗Ｒ１，Ｒ２による基準電圧Ｖ
Ｒに結合され、他方の導通端子がコンデンサ５に接続さ
れたスイッチ３と１．一方の導通端子が入力電圧Ｖｌに
結合され、他方の導通端子がコンデンサ５に接続された
スイッチ４とから構成されて、いる。また、増幅回路２
はインバータ６とこれの入出力間をシャント（短絡）す
るためのスイッチ７とから構成される装置なお８は増幅
回路２の次段に設けられた増幅用のインパークである。The conventional chopper comparator shown in FIG. 1 includes an input switching circuit 1, an amplifier circuit 2. and a coupling capacitor 5 that couples both circuits 1.2. In the input switching circuit 1, one conduction terminal is connected to the reference voltage V by the dividing resistors R1 and R2.
switch 3 and 1.R, the other conductive terminal being connected to capacitor 5; It consists of a switch 4 having one conduction terminal coupled to the input voltage Vl and the other conduction terminal connected to a capacitor 5. In addition, the amplifier circuit 2
is a device consisting of an inverter 6 and a switch 7 for shunting (short-circuiting) between the input and output of the inverter 6. Reference numeral 8 is an amplification impark provided at the next stage of the amplification circuit 2.
ここでスイッチ３，４．７はＭＯＳ）ランジメタ等の半
導体素子であり、スイッチ３．７はクロック信号φによ
ってその開閉が制御され、スイッチ４は該クロック信号
φの反転クロック信号Ｔによってその開閉が制御される
。すなわち、スイッチ３．７およびスイッチ４は、クロ
ック信号φおよび正によって相補的に開閉されるもので
ある。Here, the switches 3 and 4.7 are semiconductor elements such as MOS) range metals, and the opening and closing of the switch 3.7 is controlled by the clock signal φ, and the opening and closing of the switch 4 is controlled by the inverted clock signal T of the clock signal φ. controlled. That is, switch 3.7 and switch 4 are opened and closed in a complementary manner by clock signal φ and positive.
次に動作について説明する。まず、初期状態においてク
ロック信号φおよび１により、基１！！電圧ＶＲに接続
されたスイッチ３、および・インハーク６の入出力間に
これと並列に接続されたスイッチ７が閉じ、入力電圧Ｖ
Ｉに接続されたスイッチ４が開く。これにより、スイン
チアはこの初期状態においてインバータ６の入出力間を
シャントし、該インバータ６を入力と出力の電圧が等し
くなるようにバイアスする。Next, the operation will be explained. First, in the initial state, the clock signal φ and 1 cause the base 1! ! The switch 3 connected to the voltage VR and the switch 7 connected in parallel between the input and output of the in-hark 6 are closed, and the input voltage V
Switch 4 connected to I opens. As a result, the spincia shunts the input and output of the inverter 6 in this initial state, biasing the inverter 6 so that the input and output voltages are equal.
上述のシャント状態においては、インバータ６゛ の入
、出力電圧は等しくなる。第２図の直線すはインバータ
６０人、出力間の、ＶＩＮ−ＶＯＵＴの関係を示すもの
であり、初期状態におけるインバータ６のバイアス電圧
は該インバータ６０入出力伝達特性曲線ａと直線すとの
交点であるα点における値Ｖαとなる。この状態でコン
デンサ５はスイッチ３を介して入力される基準電圧ＶＲ
からインバータ６の上述のバイアス電圧Ｖαを差し引い
た電圧により充電される。In the above-mentioned shunt state, the input and output voltages of the inverter 6' are equal. The straight line in Figure 2 shows the VIN-VOUT relationship between the 60 inverters and their outputs, and the bias voltage of the inverter 6 in the initial state is the intersection of the input/output transfer characteristic curve a of the inverter 60 and the straight line. is the value Vα at point α. In this state, the capacitor 5 is connected to the reference voltage VR input via the switch 3.
It is charged by the voltage obtained by subtracting the above-mentioned bias voltage Vα of the inverter 6 from the inverter 6.
次に各々のクロック信号φ、正が反転すると、スイッチ
３および７は開き、代わって入力電圧ＶＩに結合された
スイッチ４が閉じ、入力電圧ＶＩを入力する該電圧ＶＩ
のサンプリング期間に入る。Then, when the respective clock signal φ, positive is inverted, switches 3 and 7 are opened and switch 4, which is in turn coupled to the input voltage VI, is closed and the input voltage VI is input to the input voltage VI.
entering the sampling period.
該サンプリング期間において、スイッチ４を介して入力
される入力電圧ＶＩが基準電圧ＶＲと等しければ、結合
コンデンサ５の入力側端子の入力電圧は変化せず、イン
バータ６の出力電圧も上述の初期状態と変わらず、第２
図のα点におけるレベルのままに保持される。During the sampling period, if the input voltage VI input through the switch 4 is equal to the reference voltage VR, the input voltage at the input terminal of the coupling capacitor 5 does not change, and the output voltage of the inverter 6 remains at the above-mentioned initial state. No change, 2nd
It is maintained at the level at point α in the figure.
次に、入力電圧ＶＪが基準電圧ＶＲよりも高い場合は、
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は正になり、第２図のインバータ６の入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点からＯに近づく。Next, if the input voltage VJ is higher than the reference voltage VR,
The change in the input voltage to the inverter 6 via the coupling capacitor 5 becomes positive, and as is clear from the input/output transfer characteristics of the inverter 6 in FIG. 2, the output voltage level of the inverter 6 approaches O from point α. .
逆に、入力電圧ＶＩが基準電圧ＶＲよりも低い場合は、
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は負になり、第２図のインバータＧの入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点から電源電圧ＶＤＤに近づく。Conversely, if the input voltage VI is lower than the reference voltage VR,
The change in the input voltage to the inverter 6 via the coupling capacitor 5 becomes negative, and as is clear from the input/output transfer characteristics of the inverter G in FIG. approach.
このようなチョッパ型比較器は第３図に示すように入力
の微小電圧ΔＶｌを増幅するものであるから、第１図中
のインバータ６とインバータ８の入出力伝達特性がそれ
ぞれ第３図中のａおよびＣのようになっていた場合、イ
ンバータ６への入力電圧をＶＩＩ（”Ｌｏｗ ”レベル
）であるとすると、その動作点はβとなり出力電圧はＶ
Ｃｌ、１となる。この値がインハーク８の入力電圧ＶＩ
２ （＝ＶＯ１） ニなるが、該インバータ８の伝達特
性がＣのようであればその動作点はεとなり、これによ
り出力電圧ばＶθ２となってインバータ８からの出力は
本来“’ＬｏＩｖ”にならなければならないものが”［
ｇｈ″レベルとなり、誤動作していることになる。Since such a chopper type comparator amplifies the input minute voltage ΔVl as shown in FIG. 3, the input/output transfer characteristics of inverter 6 and inverter 8 in FIG. 1 are the same as those in FIG. 3. In the case of a and C, if the input voltage to the inverter 6 is VII ("Low" level), its operating point will be β and the output voltage will be V.
Cl becomes 1. This value is the input voltage VI of Inharc 8
2 (=VO1) However, if the transfer characteristic of the inverter 8 is like C, its operating point will be ε, so the output voltage will be Vθ2, and the output from the inverter 8 will originally be "'LoIv". What must become” [
gh'' level, indicating a malfunction.
なお第３図中γは上記バイアス値電圧ＶαよりΔＶｌだ
け高い入力電圧を印加した時のインバータＧの動作点、
δはインバータ６の動作点がγでであるときのインバー
タ８の動作点テする。In Fig. 3, γ is the operating point of the inverter G when an input voltage higher than the bias voltage Vα by ΔVl is applied;
δ is the operating point of the inverter 8 when the operating point of the inverter 6 is γ.
Ｃ発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、チョッパ型比較器の増幅段のイン
バータと、その次段に接続されるインハークのパターン
形状２寸法、および配置する方向を全く等しくすること
により、製造プロセス中のマスクずれなどによりインバ
ータの伝達特性に差が生じることを防ぎ、これによる誤
動作をなくすることができるチョッパ型比較器を提供す
ることを目的としている。C. Summary of the Invention] This invention was made to eliminate the drawbacks of the conventional ones as described above, and it has two dimensions of pattern shape of an inverter in the amplification stage of a chopper type comparator and an inverter connected to the next stage. To provide a chopper type comparator that can prevent differences in the transfer characteristics of the inverter due to mask displacement during the manufacturing process and eliminate malfunctions caused by this by making the directions of the inverter and the inverter completely equal. The purpose is
以下、この発明の一実施例を図について説明する。本発
明の一実施例によるチョッパ型比較器は第１図と同様の
構成になるもので、そのＣＭＯ３回路構成のパターン形
状を第４図に示す。図において、２． ６． ７． ８
はそれぞれ第１図中の２゜６．７．８に対応する増幅回
路、インバータ、スイッチ、および増幅回路２の次段の
インバータである。また１）はコンタクトホール、１２
はＮ型ＭＯ３）ランジメタ、１３は金属配線、１４はＰ
型ＭＯＳトランジスタである。１５は活性領域、１６は
Ｐ、Ｎ型のトランジスタを作るためのポリシリコン領域
である。An embodiment of the present invention will be described below with reference to the drawings. A chopper type comparator according to an embodiment of the present invention has a configuration similar to that shown in FIG. 1, and the pattern shape of the CMO3 circuit configuration is shown in FIG. In the figure, 2. 6. 7. 8
are an amplifier circuit, an inverter, a switch, and an inverter at the next stage of the amplifier circuit 2, respectively, corresponding to 2°6.7.8 in FIG. Also, 1) is a contact hole, 12
is N type MO3) range metal, 13 is metal wiring, 14 is P
It is a type MOS transistor. 15 is an active region, and 16 is a polysilicon region for forming P and N type transistors.
また第４図中のインバータ６．８はそのパターンが、同
図に示すように形状２寸法および配置の方向について全
て等しく形成され、かつ該両インバータ６．８は同一の
製造プロセスにより同一半導体基板上に形成され、該イ
ンバータの各層の厚さもそれぞれ等しくなっている。In addition, the inverter 6.8 in FIG. 4 has the same pattern in both dimensions and arrangement direction as shown in the same figure, and both inverters 6.8 are formed on the same semiconductor substrate by the same manufacturing process. Each layer of the inverter has the same thickness.
次に作用効果について説明する。Next, the effects will be explained.
本装置では上記のようにインバータ６．８のパターン形
状１寸法、配置方向を等しくしているので、該両インバ
ータを形成する際に活性領域形成用およびポリシリコン
領域形成用のマスクの寸法ずれは同じように起こり、か
つ上記両マスクの重ね合せのずれも同じように起こる。In this device, as mentioned above, one dimension of the pattern shape and the arrangement direction of the inverters 6.8 are made the same, so when forming both inverters, there is no difference in the dimensions of the masks for forming the active region and the polysilicon region. This occurs in the same way, and the misalignment of the above-mentioned two masks also occurs in the same way.
さらに層の厚みが等しく、寄生容量がそれぞれ等しいこ
とからインバータの同一タイプのトランジスタは各々等
しい特性を持つことができ、その結果インバータ６．８
の伝達特性は等しくなり、微小入力電圧により誤動作を
生ずることなく各々の入力を増幅することができる。Furthermore, since the layer thicknesses are equal and the parasitic capacitances are equal, transistors of the same type in the inverter can each have equal characteristics, so that the inverter 6.8
The transfer characteristics of the two are equal, and each input can be amplified without malfunction caused by minute input voltages.
なお上記実施例では増幅回路が１段のものについて説明
したが、第５図に示すように増幅回路を２段以上縦続接
続したものの場合も、インバータ６．８を同様にパター
ン設計することにより、上記実施例と同様の効果を奏す
る。In the above embodiment, the case where the amplifier circuit is one stage has been described, but even in the case where two or more stages of amplifier circuits are connected in cascade as shown in FIG. 5, by designing the pattern of the inverter 6. The same effects as in the above embodiment are achieved.
また上記実施例では増幅回路のインバータ及びその次段
のインバータをＣＭＯＳインバータで構成した場合につ
いて示したが、これはＮＭＯ３またはＰＭＯＳインバー
タで構成してもよく、あるいは該ＮＭＯ３またはＰＭＯ
Ｓインバータをエンハンストメントトランジスタにより
、あるいはエンハンスメントとデプレッシ日ントランジ
スタとにより構成してもよく、いずれも上記実施例と同
様の効果を奏する。Further, in the above embodiment, the case where the inverter of the amplifier circuit and the inverter at the next stage are configured with CMOS inverters is shown, but this may also be configured with NMO3 or PMOS inverters, or
The S inverter may be configured by an enhancement transistor, or by an enhancement and depressing transistor, both of which produce the same effects as the above embodiments.
以上のように、この発明によれば、チョッパ型比較器の
増幅回路のインバータとその次段に接続されるインバー
タのパターン形状１寸法、配置方向を全て等しくするよ
うにしたので、マスクのずれなどによるインバータの伝
達特性の相違をなくすことができ、これによる誤動作を
なくすることができる効果がある。As described above, according to the present invention, the inverter of the amplifier circuit of the chopper type comparator and the inverter connected to the next stage are made to have the same pattern shape dimension and arrangement direction, so mask misalignment can be avoided. This has the effect of eliminating differences in the transfer characteristics of the inverters caused by this, and eliminating malfunctions caused by this.
Claims (3)
イッチからなる入力切換回路、インバータおよび該イン
バータの入出力間を短絡するためのスイッチからなる増
幅段、及び上記入力切換回路と増幅段とを結合する結合
コンデンサを備えたチョッパ型比較器において、上記増
幅段のインバータとその次段の増幅用インバータのパタ
ーン形状、寸法、配置方向を等しくしたことを特徴とす
るチョッパ型比較器。(1) An input switching circuit consisting of two switches for switching two input signals to be compared, an amplification stage consisting of an inverter and a switch for shorting between the input and output of the inverter, and the input switching circuit and the amplification stage. A chopper type comparator equipped with a coupling capacitor for coupling, characterized in that the pattern shape, size, and arrangement direction of the inverter in the amplification stage and the amplification inverter in the next stage are the same.
結合コンデンサにより結合され、該各増幅段に含まれて
いるインバータはそのパターン形状、寸法および配置方
向がすべて等しいことを特徴とする特許請求の範囲第１
項記載のチョッパ型比較器。(2) A plurality of the amplification stages are provided, each of the amplification stages is coupled by a coupling capacitor, and the inverters included in each of the amplification stages have the same pattern shape, size, and arrangement direction. Claim 1
Chopper type comparator described in section.
Ｓ構成としたことを特徴とする特許請求の範囲第１項ま
たは第２項記載のチョッパ型比較器。(3) The above amplification stage and the inverter in the next stage are CMO
The chopper type comparator according to claim 1 or 2, characterized in that it has an S configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369184A JPS6112117A (en) | 1984-06-26 | 1984-06-26 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369184A JPS6112117A (en) | 1984-06-26 | 1984-06-26 | Chopper type comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112117A true JPS6112117A (en) | 1986-01-20 |
Family
ID=15110620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13369184A Pending JPS6112117A (en) | 1984-06-26 | 1984-06-26 | Chopper type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112117A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56141617A (en) * | 1980-04-08 | 1981-11-05 | Mitsubishi Electric Corp | Comparator circuit |
-
1984
- 1984-06-26 JP JP13369184A patent/JPS6112117A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56141617A (en) * | 1980-04-08 | 1981-11-05 | Mitsubishi Electric Corp | Comparator circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
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