JPS61120256A - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
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- JPS61120256A JPS61120256A JP24202184A JP24202184A JPS61120256A JP S61120256 A JPS61120256 A JP S61120256A JP 24202184 A JP24202184 A JP 24202184A JP 24202184 A JP24202184 A JP 24202184A JP S61120256 A JPS61120256 A JP S61120256A
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- channel
- microprocessor
- control
- channels
- mpc2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサによる複数のチーネルの
制御方式に関する。
制御方式に関する。
汎用計算機システムにおいては中央処理装置Ｃｐｕ、主
記憶装置ＭＳＵ、および多数の入出力装置Ｉ１０を主制
御装置ＭＣＵ及びチャネル装置ＣＨを介して第４図に示
すように接続する。チャネルＣＨおよび入出力装置Ｉ１
０は本例ではｎ＋１個あるとしており、この個数は例え
ば１６，３２゜６４などの多数である。
記憶装置ＭＳＵ、および多数の入出力装置Ｉ１０を主制
御装置ＭＣＵ及びチャネル装置ＣＨを介して第４図に示
すように接続する。チャネルＣＨおよび入出力装置Ｉ１
０は本例ではｎ＋１個あるとしており、この個数は例え
ば１６，３２゜６４などの多数である。
チャネルの動作は第５図に示すように■ＣＰＵからのＩ
１０命令の起動、■ＭＳＵからのＣＣＷ（Ｃｈａｎｎｅ
ｌ Ｃｏｍｍａｎｄ Ｗｏｒｄ）フェッチ、■Ｉ１
０装置の起動、■データ転送、■データチェイニングに
よるＣＣＷフェッチ、■データ転送、■コマンドチェイ
ニングによるＣＣＷフエンチ、■コマンドチェイニング
（再結合待ち）によるＩ１０起動、■データ転送終了で
の（１０割込み、［株］Ｉ１０装置からの処理要求受付
け、■コマンドチェイニング（■と同じ）である。
１０命令の起動、■ＭＳＵからのＣＣＷ（Ｃｈａｎｎｅ
ｌ Ｃｏｍｍａｎｄ Ｗｏｒｄ）フェッチ、■Ｉ１
０装置の起動、■データ転送、■データチェイニングに
よるＣＣＷフェッチ、■データ転送、■コマンドチェイ
ニングによるＣＣＷフエンチ、■コマンドチェイニング
（再結合待ち）によるＩ１０起動、■データ転送終了で
の（１０割込み、［株］Ｉ１０装置からの処理要求受付
け、■コマンドチェイニング（■と同じ）である。
このようなチャネルの動作をマイクロプロセッサＭＰＣ
で制御するには単純には多数のチャネルに対して１間の
ＭＰＣを設ければよい。しかしこの方式では不充分であ
る。即ち、チャネルの機能のうち１１０装置からの処理
要求監視などは常時行なわねばならないものであり、デ
ータ転送などは転送データが集ってから行なうので間欠
的であり、このような性質の異なる処理に、単−ＭＰＣ
方式では充分対応できない。
で制御するには単純には多数のチャネルに対して１間の
ＭＰＣを設ければよい。しかしこの方式では不充分であ
る。即ち、チャネルの機能のうち１１０装置からの処理
要求監視などは常時行なわねばならないものであり、デ
ータ転送などは転送データが集ってから行なうので間欠
的であり、このような性質の異なる処理に、単−ＭＰＣ
方式では充分対応できない。
従来においても、チャネルの処理を機能別に分けて複数
のマイクロプロセッサで構成した例はある。即ち■０イ
ンタフェースおよびＣＰＵとのインタフェースの制御と
主記憶装置およびサブチャネルのアクセス制御をそれぞ
れ別のマイクロプロセッサに機能分担した。この場合は
１チヤネルに２マイクロプロセツサであり、制御記憶は
２Ｎ（Ｎはチャネル数）必要であった。またシステム全
体のチャネルをグループに分けてグループ数をｍとしｌ
＋ｍのマイクロプロセンサによって実現することも考え
られる。近年、システムの大規模化、即ちチャネル数の
増大およびチャネル処理の高速化の要求が高まっている
。１チヤネル２マイクロプロセツサあるいはＮチャネル
ｌ＋ｍのマイクロプロセッサでは物量が増大する。Ｎチ
ャネル１マイクロプロセツサでは高速化に充分対応でき
ない。
のマイクロプロセッサで構成した例はある。即ち■０イ
ンタフェースおよびＣＰＵとのインタフェースの制御と
主記憶装置およびサブチャネルのアクセス制御をそれぞ
れ別のマイクロプロセッサに機能分担した。この場合は
１チヤネルに２マイクロプロセツサであり、制御記憶は
２Ｎ（Ｎはチャネル数）必要であった。またシステム全
体のチャネルをグループに分けてグループ数をｍとしｌ
＋ｍのマイクロプロセンサによって実現することも考え
られる。近年、システムの大規模化、即ちチャネル数の
増大およびチャネル処理の高速化の要求が高まっている
。１チヤネル２マイクロプロセツサあるいはＮチャネル
ｌ＋ｍのマイクロプロセッサでは物量が増大する。Ｎチ
ャネル１マイクロプロセツサでは高速化に充分対応でき
ない。
本発明はか＼る点に鑑みてなされたもので、マイクロプ
ロセッサを複数個設け、機能別処理をすることにより、
チャネル動作の適切な制御を行なわせようとするもので
ある。
ロセッサを複数個設け、機能別処理をすることにより、
チャネル動作の適切な制御を行なわせようとするもので
ある。
本発明は中央処理装置および主記憶装置と多数の入出力
装置とを接続する複数のチャネルのマイクロプロセッサ
による制御方式において、該マイクロプロセッサを、チ
ャネルと入出力装置とのインタフェースの信号を制御す
る第１のマイクロプロセッサと、中央処理装置および主
記憶装置とチャネルとのインタフェースの信号を制御す
る第２のマイクロプロセッサとの複数個とし、第１のマ
イクロプロセッサにより各チャネルに対す処理を順次、
定周期的に行ない、各チャネルについて発生した処理要
求を随時第２のマイクロプロセッサで処理し、第１．第
２のマイクロプロセッサ間の処理要求及び制御情報の伝
達はチャネル対応で設けたレジスタにより行なうことを
特徴とするものである。
装置とを接続する複数のチャネルのマイクロプロセッサ
による制御方式において、該マイクロプロセッサを、チ
ャネルと入出力装置とのインタフェースの信号を制御す
る第１のマイクロプロセッサと、中央処理装置および主
記憶装置とチャネルとのインタフェースの信号を制御す
る第２のマイクロプロセッサとの複数個とし、第１のマ
イクロプロセッサにより各チャネルに対す処理を順次、
定周期的に行ない、各チャネルについて発生した処理要
求を随時第２のマイクロプロセッサで処理し、第１．第
２のマイクロプロセッサ間の処理要求及び制御情報の伝
達はチャネル対応で設けたレジスタにより行なうことを
特徴とするものである。
図面で説明すると、第１図に示すように、本発明では傘
下の多数のチャネルに対し所定の順で逐次処理を行なう
（データ転送以外のＩ１０インタフェースの信号を全て
制御する）第１のマイクロプロセッサＭＰＣ１と、各チ
ャネルについて発生する処理要求を随時実行する第２の
マイクロプロセッサＭＰＣ２を設ける。多数の入出力装
置【１０はその制御線（タグ線）がＭＰＣＩに接続され
、データ線がデータバラツブストーレッジＤＢＳに接続
される。ＤＢＳは、ＭＳ、Ｉ１０間のデータバッファで
、各チャネルのＩ１０データを各チャネル毎に一時保管
する。ＲＧはレジスタ群で、各チャネルに対応させて設
けられた多数のレジスタを備え、各チャネルのＤＢＳの
ポインタ類および、ＭＰＣＩとＭＰＣ２のコミュニケー
ション用の制御情報を含む各チャネルの制御情報を格納
する。
下の多数のチャネルに対し所定の順で逐次処理を行なう
（データ転送以外のＩ１０インタフェースの信号を全て
制御する）第１のマイクロプロセッサＭＰＣ１と、各チ
ャネルについて発生する処理要求を随時実行する第２の
マイクロプロセッサＭＰＣ２を設ける。多数の入出力装
置【１０はその制御線（タグ線）がＭＰＣＩに接続され
、データ線がデータバラツブストーレッジＤＢＳに接続
される。ＤＢＳは、ＭＳ、Ｉ１０間のデータバッファで
、各チャネルのＩ１０データを各チャネル毎に一時保管
する。ＲＧはレジスタ群で、各チャネルに対応させて設
けられた多数のレジスタを備え、各チャネルのＤＢＳの
ポインタ類および、ＭＰＣＩとＭＰＣ２のコミュニケー
ション用の制御情報を含む各チャネルの制御情報を格納
する。
Ｌ ：Ｓ （Ｌｏｃａ Ｉ Ｓ Ｌｏｒａｇｅ）はＭ
ＰＣｌとＭＰＣ２の間に設けられた記憶域で、ＭＰＣＩ
からＭＰＣ２への処理要求コードを格納し、これらの両
方からアクセス可能である。
ＰＣｌとＭＰＣ２の間に設けられた記憶域で、ＭＰＣＩ
からＭＰＣ２への処理要求コードを格納し、これらの両
方からアクセス可能である。
マイクロプロセッサＭｐｃｉは第２図に示すように、チ
ャネルＣＨＯ” ＣＨｎに対する処理を逐次タイミング
ｔ Ｑ ｗ ｔ ｎにおいて実行する。これは次のよう
にして行なうことができる。即ち、一般にマイクロプロ
セッサは制御記憶ＣＳ （ＣｏｎｔｒｏｌＳｔｏｒａｇ
ｅ ）を備えているから、ＭＰＣＩのｃｓには各チャネ
ルの各種処理に対するマイクロプログラムを一括格納し
ておき、そしてこの格納には、チャネルとは関係なく処
理の種類別にある処理のマイクロプログラムはＣ８のア
ドレスｉ −ｉ ＋ ａに、他の処理のそれはＯ８のア
ドレスｊ −ｊ ＋ ｂに、・・・・・・という方式を
とっておく。そして第３図（ａ）に示すようにチャネル
別にアドレスカウンタＣＨＯ，ＣＨＩ、・・・・・・Ｃ
Ｈｎを設け、各チャネルの処理内容が決まることにより
定まるＣＳアドレス（当該マイクロプログラムまたはル
ーチンのスタートアドレスで、前記の１．ｊなど）を該
当カウンタにセットし、タイミングｔＱ、ｔｌ、 ・・
・・・・で逐次カウンタＣＨＯ，ＣＨＩ、・・・・・・
を選択し、それらのカウンタの値で逐次Ｃ３を読出して
出力させたマイクロ命令を実行し、同時に当該カウンタ
の値をインクリメントし、か＼る動作を繰り返すという
手法で、第２図の如き処理にすることができる。第３図
（ｂ）はＭＰＣＩの処理状況を他の形式で説明する図で
ある。処理は■、■、・・・・・・の順で行なわれる。
ャネルＣＨＯ” ＣＨｎに対する処理を逐次タイミング
ｔ Ｑ ｗ ｔ ｎにおいて実行する。これは次のよう
にして行なうことができる。即ち、一般にマイクロプロ
セッサは制御記憶ＣＳ （ＣｏｎｔｒｏｌＳｔｏｒａｇ
ｅ ）を備えているから、ＭＰＣＩのｃｓには各チャネ
ルの各種処理に対するマイクロプログラムを一括格納し
ておき、そしてこの格納には、チャネルとは関係なく処
理の種類別にある処理のマイクロプログラムはＣ８のア
ドレスｉ −ｉ ＋ ａに、他の処理のそれはＯ８のア
ドレスｊ −ｊ ＋ ｂに、・・・・・・という方式を
とっておく。そして第３図（ａ）に示すようにチャネル
別にアドレスカウンタＣＨＯ，ＣＨＩ、・・・・・・Ｃ
Ｈｎを設け、各チャネルの処理内容が決まることにより
定まるＣＳアドレス（当該マイクロプログラムまたはル
ーチンのスタートアドレスで、前記の１．ｊなど）を該
当カウンタにセットし、タイミングｔＱ、ｔｌ、 ・・
・・・・で逐次カウンタＣＨＯ，ＣＨＩ、・・・・・・
を選択し、それらのカウンタの値で逐次Ｃ３を読出して
出力させたマイクロ命令を実行し、同時に当該カウンタ
の値をインクリメントし、か＼る動作を繰り返すという
手法で、第２図の如き処理にすることができる。第３図
（ｂ）はＭＰＣＩの処理状況を他の形式で説明する図で
ある。処理は■、■、・・・・・・の順で行なわれる。
Ｉ１０起動、データ転送、終了、はＣＨＯの行なう処理
であり、各々複数ステップ（マイクロ命令）からなる。
であり、各々複数ステップ（マイクロ命令）からなる。
第３図（Ｃ）は更に異なる態様でチャネルの処理を示す
。
。
マイクロプロセッサＭＰＣＩが行なう仕事は第５図で言
えば■と［相］即ちＩ１０装置からの処理要求取込みと
Ｉ１０装置の起動指示である。データ転送は本例ではハ
ードウェアで行なっており、従っ、てマイクロプロセッ
サＭＰＣ２が行なう仕事は第５図の■、■、■、■〜■
、■、及びＭＳＵへのデータ転送時に行なうストアデー
タアドレス及び残りハイドカウント数の更新である。な
おデータ転送制御回路は、例えば１６チヤネルの制御を
する場合は４チャネル単位で並行処理し、Ｉ１０装置と
チャネルとの間の転送速度を上げるようにしている。Ｉ
１０要求は何時あるか分らないので、ＭＰＣＩは全ｌ１
０（チャネル）を常に定周期でスキャンする。Ｉ１０装
置から処理要求があると、ＭＰＣＩのスキャンが当該ｌ
１０（チャネル）−・廻ってきたときそれが検知され、
ＭＰＣＩはローカルストーレッジＬＳ及びレジスタ群Ｒ
Ｇの当該チャネル部分へ該処理要求を書込む（前者へは
処理要求コードを、また後者へは制御情報を）。マイク
ロプロセッサＭＰＣ２はＬＳ及びＲＧに■１０装置から
の処理要求が書込まれると（これを知るのは後記の手段
による）その処理実行を開始し、ＣＰＵまたはＭＳと接
触して例えばＭＳとのデータ転送を始め、その結果をＲ
Ｇへ書込み、これによりＤＢＳ〜当該Ｉ１０間のデータ
転送が行なわれる。
えば■と［相］即ちＩ１０装置からの処理要求取込みと
Ｉ１０装置の起動指示である。データ転送は本例ではハ
ードウェアで行なっており、従っ、てマイクロプロセッ
サＭＰＣ２が行なう仕事は第５図の■、■、■、■〜■
、■、及びＭＳＵへのデータ転送時に行なうストアデー
タアドレス及び残りハイドカウント数の更新である。な
おデータ転送制御回路は、例えば１６チヤネルの制御を
する場合は４チャネル単位で並行処理し、Ｉ１０装置と
チャネルとの間の転送速度を上げるようにしている。Ｉ
１０要求は何時あるか分らないので、ＭＰＣＩは全ｌ１
０（チャネル）を常に定周期でスキャンする。Ｉ１０装
置から処理要求があると、ＭＰＣＩのスキャンが当該ｌ
１０（チャネル）−・廻ってきたときそれが検知され、
ＭＰＣＩはローカルストーレッジＬＳ及びレジスタ群Ｒ
Ｇの当該チャネル部分へ該処理要求を書込む（前者へは
処理要求コードを、また後者へは制御情報を）。マイク
ロプロセッサＭＰＣ２はＬＳ及びＲＧに■１０装置から
の処理要求が書込まれると（これを知るのは後記の手段
による）その処理実行を開始し、ＣＰＵまたはＭＳと接
触して例えばＭＳとのデータ転送を始め、その結果をＲ
Ｇへ書込み、これによりＤＢＳ〜当該Ｉ１０間のデータ
転送が行なわれる。
ＣＮＴｌ、ＣＮＴ２で概略的に示すが、チャネル番号０
，１，２．・・・・・・に対応したタイミングＬＯ，ｔ
ｌ、ｔ２．・・・・・・においてレジスタ群ＲＧを読出
し、その内容（制御情報）を更新する手段ｌと、該手段
１によって順次続出された制御情報がＭＰＣ２あるいは
ＤＢＳに対する処理要求である場合、それぞれの処理要
求に対してそれぞれの実行優先順位を付ける手段２と、
その優先順位に従って選択された処理要求によりＭＰＣ
２またはＤＢＳが動作を開始するときレジスタ群ＲＧを
読出し、該動作終了後にレジスタ群ＲＧを更新しておく
手段３を設ける。この手段１により、各チャネルのデー
タ転送時に、Ｉ１０装置とチャネル間のデータ転送を制
御し、手段２により起動されたＭＰＣ２のプログラムの
制御によりＬＳ内のデータアドレス、バイト数の更新お
よびＭＳへのアクセスの起動を行なう。
，１，２．・・・・・・に対応したタイミングＬＯ，ｔ
ｌ、ｔ２．・・・・・・においてレジスタ群ＲＧを読出
し、その内容（制御情報）を更新する手段ｌと、該手段
１によって順次続出された制御情報がＭＰＣ２あるいは
ＤＢＳに対する処理要求である場合、それぞれの処理要
求に対してそれぞれの実行優先順位を付ける手段２と、
その優先順位に従って選択された処理要求によりＭＰＣ
２またはＤＢＳが動作を開始するときレジスタ群ＲＧを
読出し、該動作終了後にレジスタ群ＲＧを更新しておく
手段３を設ける。この手段１により、各チャネルのデー
タ転送時に、Ｉ１０装置とチャネル間のデータ転送を制
御し、手段２により起動されたＭＰＣ２のプログラムの
制御によりＬＳ内のデータアドレス、バイト数の更新お
よびＭＳへのアクセスの起動を行なう。
ＣＰＵからの■／○命令起動時あるいは１１０割込み処
理時およびＭＳＵアクセス時に、ＣＰＵあるいはＭＰＣ
Ｉからレジスタ群ＲＧを経由してＭＰＣ２がＣＰＵある
いはＭＳＵのインタフェースを制御する。ＭＰＣ２はＩ
ｌｏの起動、コマンドチェイニング、データチェイニン
グ時にＣＣＷをＭＳＵからフェッチして各種チェックを
行なう。
理時およびＭＳＵアクセス時に、ＣＰＵあるいはＭＰＣ
Ｉからレジスタ群ＲＧを経由してＭＰＣ２がＣＰＵある
いはＭＳＵのインタフェースを制御する。ＭＰＣ２はＩ
ｌｏの起動、コマンドチェイニング、データチェイニン
グ時にＣＣＷをＭＳＵからフェッチして各種チェックを
行なう。
チャネルと１１０間のデータ転送はマイクロプロセッサ
で制御してもよいが、データ量が多いので、専用ハード
ウェアに依った方が高速処理でき、この方が複数チャネ
ル単位で並行処理する等の方法により一層の高速化を図
ることができる。Ｉｌｏ側の制御と比べＭＳＵ側または
ＣＰＵ側の制御は１チャネル当りの動作頻度が少ないの
で、複数チャネルシリアルでよい。また、ＭＰＣＩから
ＭＰＣ２への処理要求に対してプライオリティ回路を設
けると、ＤＢＳのデータ蓄積具合で優先順序を変更する
ことが可能になる。ＭＰＣ２からＭ ＰＣｌへの処理要
求は任意のタイミングで書き込むことができ、ＭＰＣＩ
は自己のタイミングで読出して何をするかが決まる。
で制御してもよいが、データ量が多いので、専用ハード
ウェアに依った方が高速処理でき、この方が複数チャネ
ル単位で並行処理する等の方法により一層の高速化を図
ることができる。Ｉｌｏ側の制御と比べＭＳＵ側または
ＣＰＵ側の制御は１チャネル当りの動作頻度が少ないの
で、複数チャネルシリアルでよい。また、ＭＰＣＩから
ＭＰＣ２への処理要求に対してプライオリティ回路を設
けると、ＤＢＳのデータ蓄積具合で優先順序を変更する
ことが可能になる。ＭＰＣ２からＭ ＰＣｌへの処理要
求は任意のタイミングで書き込むことができ、ＭＰＣＩ
は自己のタイミングで読出して何をするかが決まる。
チャネル番号順に順次定期的に制御する本装置の詳細な
ブロック図を第６図に示す。レジスタ群には大別して各
チャネルの（１１Ｄ Ｂ Ｓのポインタ類、（２）マイ
クロプロセッサＭＰＣＩとＭＰＣ２との交信制御情報、
および（３）データが格納されていて、毎回チャネル番
号が更新（＋１）される毎に読み出され、その内容が更
新される。定期的制御部では、例えば一定バイト数以上
■ｏデータが貯えられるあるいは消費されると非定期制
御部へ処理要求を発行し、非定期的制御部では、主記憶
装置へデータを格納できる形にしてＭＰＣ２へ′の処理
要求を発行する。あるいはＭＰＣ２への処理要求発行後
、主記憶装置からデータを読み出してきてがらＤＢＳへ
順次出力データを格納する。またレジスタ群の読み出し
および更新のタイミングは、ＭＰｃｔのＣＳアドレスの
読み出しおよび更新、更にはＭＰＣＩのＣＳデータの読
み出しおよび更新と同期しているのでＭＰＣ２からＭＰ
ＣＩへの処理指示、およびＭＰＣＩからＭＰＣ２への処
理要求の有無をレジスタ群に格納しておくことにより、
ＭＰＣＩとＭＰＣ２の交信が可能となる。その場合の詳
細情報の受は渡しはチャネル毎に設けられたＬＳ（ロー
カルストレージ）を用いる。
ブロック図を第６図に示す。レジスタ群には大別して各
チャネルの（１１Ｄ Ｂ Ｓのポインタ類、（２）マイ
クロプロセッサＭＰＣＩとＭＰＣ２との交信制御情報、
および（３）データが格納されていて、毎回チャネル番
号が更新（＋１）される毎に読み出され、その内容が更
新される。定期的制御部では、例えば一定バイト数以上
■ｏデータが貯えられるあるいは消費されると非定期制
御部へ処理要求を発行し、非定期的制御部では、主記憶
装置へデータを格納できる形にしてＭＰＣ２へ′の処理
要求を発行する。あるいはＭＰＣ２への処理要求発行後
、主記憶装置からデータを読み出してきてがらＤＢＳへ
順次出力データを格納する。またレジスタ群の読み出し
および更新のタイミングは、ＭＰｃｔのＣＳアドレスの
読み出しおよび更新、更にはＭＰＣＩのＣＳデータの読
み出しおよび更新と同期しているのでＭＰＣ２からＭＰ
ＣＩへの処理指示、およびＭＰＣＩからＭＰＣ２への処
理要求の有無をレジスタ群に格納しておくことにより、
ＭＰＣＩとＭＰＣ２の交信が可能となる。その場合の詳
細情報の受は渡しはチャネル毎に設けられたＬＳ（ロー
カルストレージ）を用いる。
またＭＰＣＩは各チャネルのＩＯインタフェース上のタ
グ線を順次定期的に制御し、ｒｏ装置の起動および１０
装置からの処理要求のシーケンスを実行する。このとき
のＩＯの装置アドレス、■０コマンド、あるいは■○ス
テータスは、各チャネルのＬＳ内に格納される。
グ線を順次定期的に制御し、ｒｏ装置の起動および１０
装置からの処理要求のシーケンスを実行する。このとき
のＩＯの装置アドレス、■０コマンド、あるいは■○ス
テータスは、各チャネルのＬＳ内に格納される。
第７図は非定期制御部のブロック図である。第６図のレ
ジスタ群、ＤＢＳ、ＬＳと第７図のそれらは物理的に同
じものであって、それぞれ、動作上、非定期制御部と定
期的制御部との競合（同一タイミングでアクセスが重な
る）が生じるが、常に定期的アクセスを優先させる。即
ち定期的アクセスが無かった場合は非定期アクセスが連
続的に可能とする。非定期制御部を大別すると、（１）
ＭＰＣ２の処理部と、（２１ＭＰＣ２の処理の前処理あ
るいは後処理部になる。定期的制御部あるいはＣＰＵか
らの起動によってＭＰＣ２への処理要求が発生すると、
そのチャネル番号によってチャネルの制御情報がレジス
タ群から読み出されると共にＭＰＣ２のＣＳアドレス制
御部に起動がかかってＭＰＣ２の処理が開始される。あ
る処理終了時には、制御情報が更新あるいは初期化され
レジスタ群に格納される。ＭＰＣ２の処理中はＬＳへの
アクセスあるいはＭＳへのアクセス等が行なわれる。−
万里記憶装置（ＭＳ）とチャネルのＤＢＳとのデータ転
送時にはＲｅａｄ ０ｐｅｒａｔｉｏｎ時にはＤＢＳへ
のデータが（ＣＣＷによって指示された通りに）アライ
ンされてからＭＰＣ２への起動がかかり、ライトオペレ
ーション（Ｗｒｉｔｅ ０ｐｅｒａｔｉｏｎ） 一時
にはＭＰＣ２への起動がかかって、ＭＳからデータをフ
ェッチしてからデータがアラインされてＤＢＳへ格納さ
れる。この場合のＤＢＳのポインタおよびデータアドレ
スの下位ビットはレジスタ群から読み出されデータアラ
イン制御部によって更新される。
ジスタ群、ＤＢＳ、ＬＳと第７図のそれらは物理的に同
じものであって、それぞれ、動作上、非定期制御部と定
期的制御部との競合（同一タイミングでアクセスが重な
る）が生じるが、常に定期的アクセスを優先させる。即
ち定期的アクセスが無かった場合は非定期アクセスが連
続的に可能とする。非定期制御部を大別すると、（１）
ＭＰＣ２の処理部と、（２１ＭＰＣ２の処理の前処理あ
るいは後処理部になる。定期的制御部あるいはＣＰＵか
らの起動によってＭＰＣ２への処理要求が発生すると、
そのチャネル番号によってチャネルの制御情報がレジス
タ群から読み出されると共にＭＰＣ２のＣＳアドレス制
御部に起動がかかってＭＰＣ２の処理が開始される。あ
る処理終了時には、制御情報が更新あるいは初期化され
レジスタ群に格納される。ＭＰＣ２の処理中はＬＳへの
アクセスあるいはＭＳへのアクセス等が行なわれる。−
万里記憶装置（ＭＳ）とチャネルのＤＢＳとのデータ転
送時にはＲｅａｄ ０ｐｅｒａｔｉｏｎ時にはＤＢＳへ
のデータが（ＣＣＷによって指示された通りに）アライ
ンされてからＭＰＣ２への起動がかかり、ライトオペレ
ーション（Ｗｒｉｔｅ ０ｐｅｒａｔｉｏｎ） 一時
にはＭＰＣ２への起動がかかって、ＭＳからデータをフ
ェッチしてからデータがアラインされてＤＢＳへ格納さ
れる。この場合のＤＢＳのポインタおよびデータアドレ
スの下位ビットはレジスタ群から読み出されデータアラ
イン制御部によって更新される。
以上説明したように本発明によれば、マルチチャネル制
御に複数のマイクロプロセッサを用い、一方でＩ１０イ
ンタフェースの制御を、他方でＣＰＵ、ＭＳＵインタフ
ェースの制御をするようにしたので、一方でＩ１０処理
要求を迅速に捉え、他方でＭＳＵとのデータ転送を円滑
に処理することができる等、効率的なチャネル制御が可
能になる。
御に複数のマイクロプロセッサを用い、一方でＩ１０イ
ンタフェースの制御を、他方でＣＰＵ、ＭＳＵインタフ
ェースの制御をするようにしたので、一方でＩ１０処理
要求を迅速に捉え、他方でＭＳＵとのデータ転送を円滑
に処理することができる等、効率的なチャネル制御が可
能になる。
第１図は本発明を説明するブロック図、第２図及び第３
図はプロセッサの動作説明図、第４図および第５図はチ
ャネルの説明図、第６図および第７図は第１図の要部詳
細を示すブロック図である。 図面でＣＰＵは中央処理装置、ＭＳＵは主記憶装置、Ｉ
ｌｏは入出力装置、ＭＰＣｌ、ＭＰＣ２は第１、第２の
マイクロプロセッサ、ＲＧ、ＬＳはレジスタである。
図はプロセッサの動作説明図、第４図および第５図はチ
ャネルの説明図、第６図および第７図は第１図の要部詳
細を示すブロック図である。 図面でＣＰＵは中央処理装置、ＭＳＵは主記憶装置、Ｉ
ｌｏは入出力装置、ＭＰＣｌ、ＭＰＣ２は第１、第２の
マイクロプロセッサ、ＲＧ、ＬＳはレジスタである。
Claims (1)
- 【特許請求の範囲】 中央処理装置および主記憶装置と多数の入出力装置とを
接続する複数のチャネルのマイクロプロセッサによる制
御方式において、 該マイクロプロセッサを、チャネルと入出力装置とのイ
ンタフェースの信号を制御する第１のマイクロプロセッ
サと、中央処理装置および主記憶装置とチャネルとのイ
ンタフェースの信号を制御する第２のマイクロプロセッ
サとの複数個とし、第１のマイクロプロセッサにより各
チャネルに対す処理を順次、定周期的に行ない、各チャ
ネルについて発生した処理要求を随時第２のマイクロプ
ロセッサで処理し、第１、第２のマイクロプロセッサ間
の処理要求及び制御情報の伝達はチャネル対応で設けた
レジスタにより行なうことを特徴とするチャネル制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24202184A JPS61120256A (ja) | 1984-11-16 | 1984-11-16 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24202184A JPS61120256A (ja) | 1984-11-16 | 1984-11-16 | チヤネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120256A true JPS61120256A (ja) | 1986-06-07 |
Family
ID=17083086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24202184A Pending JPS61120256A (ja) | 1984-11-16 | 1984-11-16 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120256A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5957323A (ja) * | 1982-08-18 | 1984-04-02 | Fujitsu Ltd | 入出力制御方式 |
-
1984
- 1984-11-16 JP JP24202184A patent/JPS61120256A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5957323A (ja) * | 1982-08-18 | 1984-04-02 | Fujitsu Ltd | 入出力制御方式 |
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