JPS5957323A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS5957323A JPS5957323A JP14427582A JP14427582A JPS5957323A JP S5957323 A JPS5957323 A JP S5957323A JP 14427582 A JP14427582 A JP 14427582A JP 14427582 A JP14427582 A JP 14427582A JP S5957323 A JPS5957323 A JP S5957323A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- control
- output device
- node processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ＋ 発明の技ｉ＋＋：ｒ分野
本発明は１１１「−計算機システムにおける入出力装置
ａを制御する入出力処理装置の入出力制御方式の改良に
関するものである。
ａを制御する入出力処理装置の入出力制御方式の改良に
関するものである。
（０技術の背景
電子計算機システムは中火処ｊ！Ｉ！装置と主記憶装置
ｄと複数の入出力装置とから構成され、中央処理装置を
有効に（ｐ用するために複数の入出］Ｊ装置を制御する
入出力処理装置が用いられていることは知られている。
ｄと複数の入出力装置とから構成され、中央処理装置を
有効に（ｐ用するために複数の入出］Ｊ装置を制御する
入出力処理装置が用いられていることは知られている。
この入出力処理装置は＋Ｕ数の入出力装置の起動とデー
タを転送する機能と入出力装置の終結処理を行う機能を
もっている。
タを転送する機能と入出力装置の終結処理を行う機能を
もっている。
（Ｃ）従来技術と問題点
従来入出力処理装置は複数の入出力装置を高速にて並行
運用させるために起動と終結処理機能並びにデータ転送
機能をハードウェア構成で＋ＪＪ数個もつか、又起動と
終結処理機能をノードプロセッサのマイクロ７″ログラ
ム制御で処理を行い、データ転送機能をハードウェアで
構成することが行われている。１１１者はハードウェア
構成が高価となり更に制御の変更を行うのに困難である
といった欠点があり、後者は前者の欠点を多少軽減した
が充分でないといった欠点があった。
運用させるために起動と終結処理機能並びにデータ転送
機能をハードウェア構成で＋ＪＪ数個もつか、又起動と
終結処理機能をノードプロセッサのマイクロ７″ログラ
ム制御で処理を行い、データ転送機能をハードウェアで
構成することが行われている。１１１者はハードウェア
構成が高価となり更に制御の変更を行うのに困難である
といった欠点があり、後者は前者の欠点を多少軽減した
が充分でないといった欠点があった。
（中 発明の目的
本発明は、ヒ記従来の欠点に鑑み、制御の変更が容易に
行え、且つ安価にして小型化の図れる入出力制御方式を
提供することを目的とするものである。
行え、且つ安価にして小型化の図れる入出力制御方式を
提供することを目的とするものである。
− 発明の構成
而単に述べると本発明は、ノードプロセッサに従属する
複数のノードプロセッサを入出力処理装置に備え、ノー
ドプロセッサに基づく指示により従属するノードプロセ
ッサが所要の入出力装置を制御するようにしたことを特
徴とするものであり、制御変更の容易さ及び小僧化が可
能となる。
複数のノードプロセッサを入出力処理装置に備え、ノー
ドプロセッサに基づく指示により従属するノードプロセ
ッサが所要の入出力装置を制御するようにしたことを特
徴とするものであり、制御変更の容易さ及び小僧化が可
能となる。
（ＩＰ１＠明の実施例
以下本発明の実施例を図によって詳細に説明する。
図は本発明の入出力制御方式を示す一実施例のブロック
図であり、１は主記憶装置、２は中央処理装置、８は入
出力処理装置、４はチャネルインタフェース制御部、５
はノードプロセッサ６とコントローＩレスルジ７とから
構成されるノード部、８−１ないし８−８と１２−１な
いし１２−８はレジスタ、９−１ないし９−３は従ノー
ドプロセッサ１０−１ない１、１０−８と従コントロー
Ｉレストレジ１１−１ないし１１−８から構成される従
ノード部、ｔａ−ｔないし１Ｂ−８は入出力装置である
。
図であり、１は主記憶装置、２は中央処理装置、８は入
出力処理装置、４はチャネルインタフェース制御部、５
はノードプロセッサ６とコントローＩレスルジ７とから
構成されるノード部、８−１ないし８−８と１２−１な
いし１２−８はレジスタ、９−１ないし９−３は従ノー
ドプロセッサ１０−１ない１、１０−８と従コントロー
Ｉレストレジ１１−１ないし１１−８から構成される従
ノード部、ｔａ−ｔないし１Ｂ−８は入出力装置である
。
チャネルインタフェース制御部４は中央処理装置２から
の起動の要求を受付けと、中央処理装置２に割込み要求
を行ったり、主起ｔは装置１との間にてデータや制御情
報の授受を制御する機能をもっている。コントロールス
トレジ７は入出力処理装置Ｂ用のマイクロプログラムを
格納しており、ノートプロセッサ６はコントロールスト
レシ７ ノマイクロプログラムを処理して人出ツノ処理
装（１ｔ８の動作を指示する。ノード部５は立起したノ
ードプロセッサ６とコントロールストレジ７とから構成
されており、従ノード部９−１ないし９−３は同様にそ
れぞれにｔ１応する入出力装置ｔａ−ｔないし１８−８
用の従ノードプロセッサ１０−１ないし１Ｏ−８ト従
コントロールストレジ１１−１ないし１ｌ−ｆ（トから
構成されている。ノード部５は中央処理装置２から命令
を千ャネＩレインタフエース制御部４を介して受付け、
主記憶装置ｌに格納されているチャネルアドレス語とチ
ャネＩし制御語を読み出し、ト記命令を解読して入出力
装置機査を決定し、当該入出力装置機番を処理するに要
するマイクロプログラムを入出力装置機ａに該当する従
ノード部例えば９−１のコン１０−ｌレストレジに格納
せしめて、従ノードフ゛ロセツサ１０−１がこのコント
ロールストレジ９−１のマイクロプログラムを処理して
レジスタＳ−ｔと１８−１とを介してチャネルインタフ
ェース制御部４と入出力装置１ｏ−ｔと間にて起動、デ
ータ転送、終結処理を行うのである。
の起動の要求を受付けと、中央処理装置２に割込み要求
を行ったり、主起ｔは装置１との間にてデータや制御情
報の授受を制御する機能をもっている。コントロールス
トレジ７は入出力処理装置Ｂ用のマイクロプログラムを
格納しており、ノートプロセッサ６はコントロールスト
レシ７ ノマイクロプログラムを処理して人出ツノ処理
装（１ｔ８の動作を指示する。ノード部５は立起したノ
ードプロセッサ６とコントロールストレジ７とから構成
されており、従ノード部９−１ないし９−３は同様にそ
れぞれにｔ１応する入出力装置ｔａ−ｔないし１８−８
用の従ノードプロセッサ１０−１ないし１Ｏ−８ト従
コントロールストレジ１１−１ないし１ｌ−ｆ（トから
構成されている。ノード部５は中央処理装置２から命令
を千ャネＩレインタフエース制御部４を介して受付け、
主記憶装置ｌに格納されているチャネルアドレス語とチ
ャネＩし制御語を読み出し、ト記命令を解読して入出力
装置機査を決定し、当該入出力装置機番を処理するに要
するマイクロプログラムを入出力装置機ａに該当する従
ノード部例えば９−１のコン１０−ｌレストレジに格納
せしめて、従ノードフ゛ロセツサ１０−１がこのコント
ロールストレジ９−１のマイクロプログラムを処理して
レジスタＳ−ｔと１８−１とを介してチャネルインタフ
ェース制御部４と入出力装置１ｏ−ｔと間にて起動、デ
ータ転送、終結処理を行うのである。
蛸 発明の効果
以北、詳細に説明したように、本発明の入出力制御方式
は制御変更の範囲が小範囲に縮少されその分斐更が容易
となり、各従プログラムが少いのでこれらを処理するハ
ード量も少くなり小型化が図れることとなり、入出力制
御装置を小型化する上並びに運用する上で利点の多いも
のとなる。
は制御変更の範囲が小範囲に縮少されその分斐更が容易
となり、各従プログラムが少いのでこれらを処理するハ
ード量も少くなり小型化が図れることとなり、入出力制
御装置を小型化する上並びに運用する上で利点の多いも
のとなる。
図は本発明の入出力制御方式を示す一実施例のブロック
図である。 図において、８は入出力処理装置、６はノードプロセッ
サ、１０−１ないし１Ｏ−８は従ノードプロセッサをそ
れぞれ示す。
図である。 図において、８は入出力処理装置、６はノードプロセッ
サ、１０−１ないし１Ｏ−８は従ノードプロセッサをそ
れぞれ示す。
Claims (1)
- ノードプロセッサを具備する入出力処理装置ｄにおける
入出力制御方式であって、前記ノードプロセッサに従属
する仮数のノートプロセッサを前記入出力処理装置にＩ
）ｔＮえ、該ノードプロセッサに基づく指示により前ａ
己従属するノードプロセッサが所要の入出力装置面を制
御するように１７たことを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14427582A JPS5957323A (ja) | 1982-08-18 | 1982-08-18 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14427582A JPS5957323A (ja) | 1982-08-18 | 1982-08-18 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957323A true JPS5957323A (ja) | 1984-04-02 |
Family
ID=15358296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14427582A Pending JPS5957323A (ja) | 1982-08-18 | 1982-08-18 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120256A (ja) * | 1984-11-16 | 1986-06-07 | Fujitsu Ltd | チヤネル制御方式 |
-
1982
- 1982-08-18 JP JP14427582A patent/JPS5957323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120256A (ja) * | 1984-11-16 | 1986-06-07 | Fujitsu Ltd | チヤネル制御方式 |
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