JPS6111837A - 電源投入シ−ケンス制御回路 - Google Patents
電源投入シ−ケンス制御回路Info
- Publication number
- JPS6111837A JPS6111837A JP59132002A JP13200284A JPS6111837A JP S6111837 A JPS6111837 A JP S6111837A JP 59132002 A JP59132002 A JP 59132002A JP 13200284 A JP13200284 A JP 13200284A JP S6111837 A JPS6111837 A JP S6111837A
- Authority
- JP
- Japan
- Prior art keywords
- power
- chassis
- reset
- microprocessor
- reset input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は拡張シャーシを有する計算機システムのシャー
シごとの電源投入に対する投入シーケンス制御回路に関
する。
シごとの電源投入に対する投入シーケンス制御回路に関
する。
従来の装置では本体シャーシと拡張シャーシとがバスケ
ーブルにより接続され、拡張シャーシ側の電源を投入し
てから本体側の電源を投入することにより本体内に組込
まれたマイクロプロセッサが、接続された拡張シャーシ
をアクセスして、拡張シャーシの有無を判断していた。
ーブルにより接続され、拡張シャーシ側の電源を投入し
てから本体側の電源を投入することにより本体内に組込
まれたマイクロプロセッサが、接続された拡張シャーシ
をアクセスして、拡張シャーシの有無を判断していた。
上記従来の装装置においては電源の投入を本体→拡張シ
ャーシの順にするとマイクロプロセッサは拡張シャーシ
のアクセスを正常に行なえないために、拡張シャーシが
無いものと判断してしまう欠点があった。
ャーシの順にするとマイクロプロセッサは拡張シャーシ
のアクセスを正常に行なえないために、拡張シャーシが
無いものと判断してしまう欠点があった。
本発明は上記欠点を生じないようにするための電源投入
７−ケンス制御回路を提供することを目的とする。
７−ケンス制御回路を提供することを目的とする。
゛本発明は、拡張シャーシの電源が投入されない限シネ
体のリセット入力をリセット状態に固定するようにした
ものである。
体のリセット入力をリセット状態に固定するようにした
ものである。
第１図ｉ本発明の一実施例を示す回路図である。
図において、Ｕ〔は装置本体シャーシ、四は拡張シャー
シ、（１）は本体＋１０）内に設けられ装置全体を制御
し、各種処理を行なうマイクロプロセッサ等のＣＰＵ、
（２）は電源投入時にマイクロプロセッサ（１）をリセ
ットするリセット回路、（３）はオにレータがマニアル
操作によｈマイクロプロセッサ（１）をリセットするリ
セットスイッチ、（４）はマイクロプロセッサ（１）を
リセットする入力端子、（５）はリセット電源（ＤＣ５
Ｖ）出力接続端子、（６）はリセット入力端子（４）と
電源端子（５）とを結ぶ接点回路、（７）は本体−と拡
張シャーン（２０）とを結ぶバスケーブルでちる。
シ、（１）は本体＋１０）内に設けられ装置全体を制御
し、各種処理を行なうマイクロプロセッサ等のＣＰＵ、
（２）は電源投入時にマイクロプロセッサ（１）をリセ
ットするリセット回路、（３）はオにレータがマニアル
操作によｈマイクロプロセッサ（１）をリセットするリ
セットスイッチ、（４）はマイクロプロセッサ（１）を
リセットする入力端子、（５）はリセット電源（ＤＣ５
Ｖ）出力接続端子、（６）はリセット入力端子（４）と
電源端子（５）とを結ぶ接点回路、（７）は本体−と拡
張シャーン（２０）とを結ぶバスケーブルでちる。
以上の回路においては、拡張シャーシ翰に電源が投入さ
れていないときは、接点回路（６）が閉路しておｌ）セ
ットｘ源電圧（ＤＣ５Ｖ）がリセット入力端子（４）に
入力されているためマイクロプロセッサ（１）はリセッ
ト状態のままで誤動作を起こすことはない。また、拡張
７ヤーシ（２）に電源を投入すると接点回路（６）が作
動して接点Ｂを開路してリセット入力端子へのリセット
人力電源を遮断し、正常な投入シーケンス動作が行なえ
るようになる。
れていないときは、接点回路（６）が閉路しておｌ）セ
ットｘ源電圧（ＤＣ５Ｖ）がリセット入力端子（４）に
入力されているためマイクロプロセッサ（１）はリセッ
ト状態のままで誤動作を起こすことはない。また、拡張
７ヤーシ（２）に電源を投入すると接点回路（６）が作
動して接点Ｂを開路してリセット入力端子へのリセット
人力電源を遮断し、正常な投入シーケンス動作が行なえ
るようになる。
このようにマイクロプロセッサ（１）は拡張シャーシ四
の電源が投入されてはじめて動作できるようにな９投人
順の誤ヤによる異常動作を防止できる。
の電源が投入されてはじめて動作できるようにな９投人
順の誤ヤによる異常動作を防止できる。
拡張シャーシが付いたときにも電源投入順序を間違えた
まま異常動作を実行する危険奪防止できる効果がある。
まま異常動作を実行する危険奪防止できる効果がある。
第１図は本発明の一実施例を示す回路図でおる。
１ニマイクロプロセツサ、４：リセット入力端子、６：
近接点回路、 ７：バスケーブル、１０：本体、２
０：拡張シャーシ。
近接点回路、 ７：バスケーブル、１０：本体、２
０：拡張シャーシ。
Claims (1)
- 本体外に拡張シャーシがバスケーブル接続により増設さ
れた装置に於て、前記拡張シャーシ内に接点回路を設け
、前記本体内のマイクロプロセッサのリセット入力端子
と並列に前記接点回路にリセット入力信号を供給し、前
記拡張シャーシの電源投入でなければ前記リセット入力
信号を遮断できないようにしたことを特徴とする電源投
入シーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132002A JPS6111837A (ja) | 1984-06-28 | 1984-06-28 | 電源投入シ−ケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132002A JPS6111837A (ja) | 1984-06-28 | 1984-06-28 | 電源投入シ−ケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111837A true JPS6111837A (ja) | 1986-01-20 |
Family
ID=15071254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132002A Pending JPS6111837A (ja) | 1984-06-28 | 1984-06-28 | 電源投入シ−ケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111837A (ja) |
-
1984
- 1984-06-28 JP JP59132002A patent/JPS6111837A/ja active Pending
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