JP3076239B2 - オンボード書込制御方法 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
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- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タ（以下、マイコンと称す）におけるオンボード書込
（実装状態での書込）制御方法に関し、特にフラッシュ
・エレクトリカリ・イレイザブル＆プログラマブル・リ
ードオンリー・メモリ（以下、単にフラッシュメモリと
称す）を内蔵したマイコンのオンボード書込制御方法に
関する。
タ（以下、マイコンと称す）におけるオンボード書込
（実装状態での書込）制御方法に関し、特にフラッシュ
・エレクトリカリ・イレイザブル＆プログラマブル・リ
ードオンリー・メモリ（以下、単にフラッシュメモリと
称す）を内蔵したマイコンのオンボード書込制御方法に
関する。
【０００２】
【従来の技術】従来、このようなオンボード書込制御方
法は、例えば特開平４−１６０５３９号公報などに記載
されたように、一般に用いられている。
法は、例えば特開平４−１６０５３９号公報などに記載
されたように、一般に用いられている。
【０００３】図５はかかる従来の一例を説明するための
ユーザボードおよび書込ホストの構成図である。図５に
示すように、従来のオンボード書込制御方法は、ユーザ
ボード１に搭載されたフラッシュメモリ内蔵マイコン２
のフラッシュメモリ５をオンボード書込ホスト９より書
込制御するものである。
ユーザボードおよび書込ホストの構成図である。図５に
示すように、従来のオンボード書込制御方法は、ユーザ
ボード１に搭載されたフラッシュメモリ内蔵マイコン２
のフラッシュメモリ５をオンボード書込ホスト９より書
込制御するものである。
【０００４】このうち、ユーザボード１は、主にフラッ
シュメモリ内蔵マイコン２と、シリアルインターフェー
ス機能ブロック７や誤動作監視装置８などの種々の電子
回路を含むユーザ回路３と、これらのマイコン２および
ユーザ回路３をリセットするためのリセット回路４と、
リセット回路４やオンボード書込ホスト９からのリセッ
ト信号の論理和をとる論理和ゲート１４および回路間を
接続するインターフェース１０などを備えている。ま
た、このフラッシュメモリ内蔵マイコン２は、２つのメ
モリ領域を持ち、前者はユーザ回路３を制御するための
制御用メインプログラムを置くものであり、この部分が
フラッシュメモリ５により構成される。後者は、フラッ
シュメモリ５に対するオンボード書込のためのプログラ
ムを置くものであり、この部分がボード書込用プログラ
ムメモリ６である。これらメモリ領域５，６は互いに別
アドレスにマッピングされている。
シュメモリ内蔵マイコン２と、シリアルインターフェー
ス機能ブロック７や誤動作監視装置８などの種々の電子
回路を含むユーザ回路３と、これらのマイコン２および
ユーザ回路３をリセットするためのリセット回路４と、
リセット回路４やオンボード書込ホスト９からのリセッ
ト信号の論理和をとる論理和ゲート１４および回路間を
接続するインターフェース１０などを備えている。ま
た、このフラッシュメモリ内蔵マイコン２は、２つのメ
モリ領域を持ち、前者はユーザ回路３を制御するための
制御用メインプログラムを置くものであり、この部分が
フラッシュメモリ５により構成される。後者は、フラッ
シュメモリ５に対するオンボード書込のためのプログラ
ムを置くものであり、この部分がボード書込用プログラ
ムメモリ６である。これらメモリ領域５，６は互いに別
アドレスにマッピングされている。
【０００５】一方、リセット回路４はユーザボード１の
電源投入後やリセットボタンが押下されたときに動作
し、オンボード書込ホスト９はフラッシュメモリ内蔵マ
イコン２におけるフラッシュメモリ５の書込のための端
子を制御するとともに、書込データなどを送信するもの
である。
電源投入後やリセットボタンが押下されたときに動作
し、オンボード書込ホスト９はフラッシュメモリ内蔵マ
イコン２におけるフラッシュメモリ５の書込のための端
子を制御するとともに、書込データなどを送信するもの
である。
【０００６】なお、ユーザ回路３においては、シリアル
インターフェース機能ブロック７や誤動作監視装置８が
搭載された場合を想定しており、誤動作監視装置８はフ
ラッシュメモリ内蔵マイコン２の正常動作などを確認す
るものである。
インターフェース機能ブロック７や誤動作監視装置８が
搭載された場合を想定しており、誤動作監視装置８はフ
ラッシュメモリ内蔵マイコン２の正常動作などを確認す
るものである。
【０００７】また、インターフェース１０は、フラッシ
ュメモリ内蔵マイコン２とユーザ回路３間の信号で、デ
ータの入出力などにより、ユーザ回路３を制御するもの
である。さらに、シリアルインターフェース（以下、シ
リアルＩ／Ｆと称す）３７，３８，３９は、それぞれフ
ラッシュメモリ内蔵マイコン２からのシリアルデータ出
力ライン，フラッシュメモリ内蔵マイコン２へのシリア
ルデータ入力ラインおよびシリアル転送用クロックライ
ンである。これらシリアルＩ／Ｆ３７〜３９はフラッシ
ュメモリ内蔵マイコン２およびユーザ回路３間のインタ
ーフェースであると同時に、マイコン２とオンボード書
込ホスト９間のデータ送受信のためのインターフェース
でもある。
ュメモリ内蔵マイコン２とユーザ回路３間の信号で、デ
ータの入出力などにより、ユーザ回路３を制御するもの
である。さらに、シリアルインターフェース（以下、シ
リアルＩ／Ｆと称す）３７，３８，３９は、それぞれフ
ラッシュメモリ内蔵マイコン２からのシリアルデータ出
力ライン，フラッシュメモリ内蔵マイコン２へのシリア
ルデータ入力ラインおよびシリアル転送用クロックライ
ンである。これらシリアルＩ／Ｆ３７〜３９はフラッシ
ュメモリ内蔵マイコン２およびユーザ回路３間のインタ
ーフェースであると同時に、マイコン２とオンボード書
込ホスト９間のデータ送受信のためのインターフェース
でもある。
【０００８】さらに、オンボード書込みのための高電圧
信号１１は、フラッシュメモリ内蔵マイコン２の高電圧
（Ｖｐｐ）端子１３へ供給され、オンボード書込みのた
めのリセット信号１２は前述した論理和ゲート１４に入
力される。同様に、リセット回路４から出力されるリセ
ット信号１５も、前述したように、論理和ゲート１４に
入力される。ここで、リセット回路４は誤動作監視装置
８からの出力信号１６を検知したとき、リセット信号１
５をアクティブにする。この論理和ゲート１４の出力１
９はマイコン２のリセット端子２０およびユーザ回路３
のリセット端子２１へ送出される。
信号１１は、フラッシュメモリ内蔵マイコン２の高電圧
（Ｖｐｐ）端子１３へ供給され、オンボード書込みのた
めのリセット信号１２は前述した論理和ゲート１４に入
力される。同様に、リセット回路４から出力されるリセ
ット信号１５も、前述したように、論理和ゲート１４に
入力される。ここで、リセット回路４は誤動作監視装置
８からの出力信号１６を検知したとき、リセット信号１
５をアクティブにする。この論理和ゲート１４の出力１
９はマイコン２のリセット端子２０およびユーザ回路３
のリセット端子２１へ送出される。
【０００９】また、フラッシュメモリ内蔵マイコン２の
任意出力端子１８から出力される信号１７は、例えばメ
インプログラムにより誤動作監視装置８へ定期的に送信
される所定信号あるいは所定のデータである。
任意出力端子１８から出力される信号１７は、例えばメ
インプログラムにより誤動作監視装置８へ定期的に送信
される所定信号あるいは所定のデータである。
【００１０】さて、ユーザボード１の動作状態として
は、通常動作状態とオンボード書込状態の２つがある。
この前者の通常動作状態は、フラッシュメモリ内蔵マイ
コン２がメインプログラムに基ずき、ユーザ回路３に対
して制御を行う動作状態であり、また後者のオンボード
書込状態は、オンボード書込ホスト９からの指示によ
り、マイコン２内のオンボード書込用プログラムに基ず
き、フラッシュメモリ５に対してオンボード書込を行う
動作状態である。このオンボード書込みは、メインプロ
グラムにバグがあった場合の修正時やメインプログラム
を機能アップしたい場合などに行われる。
は、通常動作状態とオンボード書込状態の２つがある。
この前者の通常動作状態は、フラッシュメモリ内蔵マイ
コン２がメインプログラムに基ずき、ユーザ回路３に対
して制御を行う動作状態であり、また後者のオンボード
書込状態は、オンボード書込ホスト９からの指示によ
り、マイコン２内のオンボード書込用プログラムに基ず
き、フラッシュメモリ５に対してオンボード書込を行う
動作状態である。このオンボード書込みは、メインプロ
グラムにバグがあった場合の修正時やメインプログラム
を機能アップしたい場合などに行われる。
【００１１】なお、実際には２つの動作状態の他に、リ
セット状態があるが、このリセット状態では、前述した
ように、論理和ゲート１４の出力１９がアクティブにな
り、フラッシュメモリ内蔵マイコン２およびユーザ回路
３の動作がイニシャライズされる。
セット状態があるが、このリセット状態では、前述した
ように、論理和ゲート１４の出力１９がアクティブにな
り、フラッシュメモリ内蔵マイコン２およびユーザ回路
３の動作がイニシャライズされる。
【００１２】以下、それぞれの動作状態について、図６
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１３】図６は図５における各種信号などの動作タ
イミング図である。図６に示すように、ユーザ回路３の
制御用メインプログラムがフラッシュメモリ５に存在し
ているとき、ユーザボード１を通常動作状態にするに
は、オンボード書込ホスト９が高電圧信号１１，リセッ
ト信号１２およびシリアルＩ／Ｆ端子３４，３５，３６
を解放している状態でユーザボード１への電源が投入さ
れると、リセット信号１５が解除された後、メインプロ
グラムが実行され、通常動作状態になる。この通常動作
状態では、フラッシュメモリ内蔵マイコン２は、制御用
インターフェース１０およびシリアルＩ／Ｆ３７，３
８，３９を介してユーザ回路３の各種制御を行う。ま
た、誤動作監視装置８は、例えばフラッシュメモリ内蔵
マイコン２がメインプログラムによって任意出力端子１
８に出力する所定信号または所定データを或る時間毎に
受信することにより、フラッシュメモリ内蔵マイコン２
の正常動作を確認している。逆に、かかる所定信号また
は所定データを或る時間内に受信できない場合、誤動作
監視装置８はその出力信号１６をアクティブにし、その
結果それを検知したリセット回路４がリセット信号１５
をアクティブにすることにより、フラッシュメモリ内蔵
マイコン２およびユーザ回路３にリセット信号としての
論理和出力１９を供給する。
イミング図である。図６に示すように、ユーザ回路３の
制御用メインプログラムがフラッシュメモリ５に存在し
ているとき、ユーザボード１を通常動作状態にするに
は、オンボード書込ホスト９が高電圧信号１１，リセッ
ト信号１２およびシリアルＩ／Ｆ端子３４，３５，３６
を解放している状態でユーザボード１への電源が投入さ
れると、リセット信号１５が解除された後、メインプロ
グラムが実行され、通常動作状態になる。この通常動作
状態では、フラッシュメモリ内蔵マイコン２は、制御用
インターフェース１０およびシリアルＩ／Ｆ３７，３
８，３９を介してユーザ回路３の各種制御を行う。ま
た、誤動作監視装置８は、例えばフラッシュメモリ内蔵
マイコン２がメインプログラムによって任意出力端子１
８に出力する所定信号または所定データを或る時間毎に
受信することにより、フラッシュメモリ内蔵マイコン２
の正常動作を確認している。逆に、かかる所定信号また
は所定データを或る時間内に受信できない場合、誤動作
監視装置８はその出力信号１６をアクティブにし、その
結果それを検知したリセット回路４がリセット信号１５
をアクティブにすることにより、フラッシュメモリ内蔵
マイコン２およびユーザ回路３にリセット信号としての
論理和出力１９を供給する。
【００１４】一方、ユーザ回路３の制御用メインプログ
ラムがフラッシュメモリ５に存在していないとき、すな
わちフラッシュメモリ５に対してオンボード書込を行う
ときは、オンボード書込ホスト９が高電圧信号１１，リ
セット信号１２を供給し、フラッシュメモリ内蔵マイコ
ン２がボード書込用プログラムメモリ６に置かれている
オンボード書込みのためのプログラムを実行することに
よって実現される。このプログラム内容は、シリアルＩ
／Ｆ３７，３８，３９を用いたシリアルデータ転送が主
な内容であり、それを介してオンボード書込ホスト９か
ら書込データの送信が行われる。この書込データの送信
にシリアルインターフェースが使用される理由として
は、必要端子数が少ないことが挙げられる。また、オン
ボード書込みの送受信インターフェースとして、専用の
インターフェースをフラッシュメモリ内蔵マイコン２に
持たせることも当然可能であるが、ユーザボード１の通
常状態時に使用できる端子数が減ってしまうことから、
このインターフェースは通常状態時とオンボード書込時
の両方に使用される兼用インターフェースとなってい
る。
ラムがフラッシュメモリ５に存在していないとき、すな
わちフラッシュメモリ５に対してオンボード書込を行う
ときは、オンボード書込ホスト９が高電圧信号１１，リ
セット信号１２を供給し、フラッシュメモリ内蔵マイコ
ン２がボード書込用プログラムメモリ６に置かれている
オンボード書込みのためのプログラムを実行することに
よって実現される。このプログラム内容は、シリアルＩ
／Ｆ３７，３８，３９を用いたシリアルデータ転送が主
な内容であり、それを介してオンボード書込ホスト９か
ら書込データの送信が行われる。この書込データの送信
にシリアルインターフェースが使用される理由として
は、必要端子数が少ないことが挙げられる。また、オン
ボード書込みの送受信インターフェースとして、専用の
インターフェースをフラッシュメモリ内蔵マイコン２に
持たせることも当然可能であるが、ユーザボード１の通
常状態時に使用できる端子数が減ってしまうことから、
このインターフェースは通常状態時とオンボード書込時
の両方に使用される兼用インターフェースとなってい
る。
【００１５】ところが、オンボード書込中は、所定信号
または所定データを送信するためのメインプログラムが
実行されていない。また、オンボード書込中は、オンボ
ード書込みのためのリセット信号１２とリセット回路４
から出力されるリセット信号１５が共にインアクティブ
となっており、すなわち論理和ゲート１４の出力信号１
９がインアクティブとなっており、ユーザ回路３は動作
している。
または所定データを送信するためのメインプログラムが
実行されていない。また、オンボード書込中は、オンボ
ード書込みのためのリセット信号１２とリセット回路４
から出力されるリセット信号１５が共にインアクティブ
となっており、すなわち論理和ゲート１４の出力信号１
９がインアクティブとなっており、ユーザ回路３は動作
している。
【００１６】通常動作時において、マイコン２はメイン
プログラムの実行中、一定時間毎に所定信号または所定
データを誤動作監視装置８に対して送信している。しか
し、オンボード書込中、マイコン２は書込プログラムを
実行しているので、所定信号または所定データを送信し
ていない。つまり、誤動作監視装置８は所定信号または
所定データを受信することができない。
プログラムの実行中、一定時間毎に所定信号または所定
データを誤動作監視装置８に対して送信している。しか
し、オンボード書込中、マイコン２は書込プログラムを
実行しているので、所定信号または所定データを送信し
ていない。つまり、誤動作監視装置８は所定信号または
所定データを受信することができない。
【００１７】オンボード書込には、一般に数秒から十数
秒を必要とするため、その十数秒の間に信号１６がアク
ティブになり、結果的に（不用意に）マイコン２にリセ
ットがかかってしまうことがあり得る。
秒を必要とするため、その十数秒の間に信号１６がアク
ティブになり、結果的に（不用意に）マイコン２にリセ
ットがかかってしまうことがあり得る。
【００１８】また、オンボード書込時にユーザ回路３が
動作しているため、オンボード書込の数秒から十数秒の
間にシリアル・インターフェース機能ブロック７がシリ
アルデータを送信することがある。よって、信号線を兼
用しているシリアルＩ／Ｆ３７，３８，３９において、
信号の混線があり得る。
動作しているため、オンボード書込の数秒から十数秒の
間にシリアル・インターフェース機能ブロック７がシリ
アルデータを送信することがある。よって、信号線を兼
用しているシリアルＩ／Ｆ３７，３８，３９において、
信号の混線があり得る。
【００１９】さらに、オンボード書込中、ＣＰＵが通常
動作していないにもかかわらず、ユーザ回路３がリセッ
ト解除されているため、その他種々の不都合が起こる可
能性がある。
動作していないにもかかわらず、ユーザ回路３がリセッ
ト解除されているため、その他種々の不都合が起こる可
能性がある。
【００２０】
【発明が解決しようとする課題】上述した従来のオンボ
ード書込制御のためのユーザボードの通常動作状態にお
いては、リセット回路からのリセット信号を解除した
後、フラッシュメモリ内蔵マイコンが正常動作を示す目
的で、一定時間毎に誤動作監視装置に対して、メインプ
ログラムにより所定信号または所定のデータを送信して
いる。
ード書込制御のためのユーザボードの通常動作状態にお
いては、リセット回路からのリセット信号を解除した
後、フラッシュメモリ内蔵マイコンが正常動作を示す目
的で、一定時間毎に誤動作監視装置に対して、メインプ
ログラムにより所定信号または所定のデータを送信して
いる。
【００２１】しかしながら、オンボード書込中は、フラ
ッシュメモリ内蔵マイコンがオンボード書込みのための
プログラムを実行するため、誤動作監視装置に所定信号
または所定のデータを送信できない。このため、誤動作
監視装置はフラッシュメモリ内蔵マイコンが誤動作して
いると判断してしまい、その出力信号をアクティブにし
てしまう。
ッシュメモリ内蔵マイコンがオンボード書込みのための
プログラムを実行するため、誤動作監視装置に所定信号
または所定のデータを送信できない。このため、誤動作
監視装置はフラッシュメモリ内蔵マイコンが誤動作して
いると判断してしまい、その出力信号をアクティブにし
てしまう。
【００２２】このように、従来のオンボード書込制御方
法は、オンボード書込中に、誤動作監視装置がその出力
信号をアクティブにしてフラッシュメモリ内蔵マイコン
にリセット信号を供給する場合があるが、そのときには
オンボード書込ができなくなるという欠点がある。
法は、オンボード書込中に、誤動作監視装置がその出力
信号をアクティブにしてフラッシュメモリ内蔵マイコン
にリセット信号を供給する場合があるが、そのときには
オンボード書込ができなくなるという欠点がある。
【００２３】また、従来のオンボード書込制御方法にお
いて、ユーザボードがオンボード書込み状態では、書込
ホストからのリセット信号の解除後に、ユーザ回路もリ
セットを解除される。しかも、シリアルＩ／Ｆは二つの
インターフェースを兼用しているため、シリアル転送ク
ロックおよびシリアルデータは、ユーザ回路およびオン
ボード書込ホストから同時に送信され、各信号が混線す
る事態を招く。
いて、ユーザボードがオンボード書込み状態では、書込
ホストからのリセット信号の解除後に、ユーザ回路もリ
セットを解除される。しかも、シリアルＩ／Ｆは二つの
インターフェースを兼用しているため、シリアル転送ク
ロックおよびシリアルデータは、ユーザ回路およびオン
ボード書込ホストから同時に送信され、各信号が混線す
る事態を招く。
【００２４】すなわち、オンボード書込中に、シリアル
Ｉ／Ｆにおける信号が混乱（ショート状態）し、オンボ
ード書込みができなくなったり、あるいは信号が混乱し
てユーザボードを破損する場合があるという欠点があ
る。
Ｉ／Ｆにおける信号が混乱（ショート状態）し、オンボ
ード書込みができなくなったり、あるいは信号が混乱し
てユーザボードを破損する場合があるという欠点があ
る。
【００２５】さらに、上述したオンボード書込制御にお
いては、ユーザ回路内部の誤動作監視装置やシリアルＩ
／Ｆの問題であったが、オンボード書込中ＣＰＵが通常
動作していないにもかかわらず、ユーザ回路がリセット
解除されているため、その他種々の不都合が発生すると
いった可能性がある。
いては、ユーザ回路内部の誤動作監視装置やシリアルＩ
／Ｆの問題であったが、オンボード書込中ＣＰＵが通常
動作していないにもかかわらず、ユーザ回路がリセット
解除されているため、その他種々の不都合が発生すると
いった可能性がある。
【００２６】本発明の目的は、かかるオンボード書込の
範囲を広げ、どういう場合にもオンボード書込ができる
ようにするとともに、インターフェース信号の混乱をな
くしてボードの破壊を防止し、信頼性に富んだオンボー
ド書込制御方法を提供することにある。
範囲を広げ、どういう場合にもオンボード書込ができる
ようにするとともに、インターフェース信号の混乱をな
くしてボードの破壊を防止し、信頼性に富んだオンボー
ド書込制御方法を提供することにある。
【００２７】
【課題を解決するための手段】本発明のオンボード書込
制御方法は、シリアルインターフェース機能ブロックお
よび誤動作監視装置を備えたユーザ回路と，制御用メイ
ンプログラムを記憶するフラッシュメモリおよびオンボ
ード書込用プログラムを記憶するボード書込用プログラ
ムメモリを備え且つ前記ユーザ回路との間をシリアルイ
ンターフェースなどにより接続されたフラッシュメモリ
内蔵マイコンと，前記ユーザ回路の前記誤動作監視装置
の出力により各回路へのリセット信号を作成するリセッ
ト回路と，前記リセット回路から出力される前記リセッ
ト信号および前記オンボード書込ホストから前記フラッ
シュメモリ内蔵マイコンの前記フラッシュメモリの内容
を書換えるためのリセット信号の論理和をとる第１の論
理和ゲートと，前記第１の論理和ゲートの出力および前
記オンボード書込ホストからのオンボード書込期間中を
示す特定信号の論理和をとることにより前記ユーザ回路
をリセットするための第２の論理和ゲートとを有するユ
ーザボードに対し、前記オンボード書込ホストから電源
電圧よりも高電圧の信号を供給して前記ボード書込用プ
ログラムメモリを起動することによりオンボード書込の
開始を指示した後、前記オンボード書込ホストから前記
フラッシュメモリ内蔵マイコンへオンボード書込のデー
タを送信し、前記オンボード書込期間中は前記ユーザ回
路の全部または一部を前記特定信号によりリセットする
ように構成される。
制御方法は、シリアルインターフェース機能ブロックお
よび誤動作監視装置を備えたユーザ回路と，制御用メイ
ンプログラムを記憶するフラッシュメモリおよびオンボ
ード書込用プログラムを記憶するボード書込用プログラ
ムメモリを備え且つ前記ユーザ回路との間をシリアルイ
ンターフェースなどにより接続されたフラッシュメモリ
内蔵マイコンと，前記ユーザ回路の前記誤動作監視装置
の出力により各回路へのリセット信号を作成するリセッ
ト回路と，前記リセット回路から出力される前記リセッ
ト信号および前記オンボード書込ホストから前記フラッ
シュメモリ内蔵マイコンの前記フラッシュメモリの内容
を書換えるためのリセット信号の論理和をとる第１の論
理和ゲートと，前記第１の論理和ゲートの出力および前
記オンボード書込ホストからのオンボード書込期間中を
示す特定信号の論理和をとることにより前記ユーザ回路
をリセットするための第２の論理和ゲートとを有するユ
ーザボードに対し、前記オンボード書込ホストから電源
電圧よりも高電圧の信号を供給して前記ボード書込用プ
ログラムメモリを起動することによりオンボード書込の
開始を指示した後、前記オンボード書込ホストから前記
フラッシュメモリ内蔵マイコンへオンボード書込のデー
タを送信し、前記オンボード書込期間中は前記ユーザ回
路の全部または一部を前記特定信号によりリセットする
ように構成される。
【００２８】また、本発明のオンボード書込制御方法
は、シリアルインターフェース機能ブロックおよび誤動
作監視装置を備えたユーザ回路と，制御用メインプログ
ラムを記憶するフラッシュメモリおよびオンボード書込
用プログラムを記憶するボード書込用プログラムメモリ
を備え且つ前記ユーザ回路との間をシリアルインターフ
ェースなどにより接続されたフラッシュメモリ内蔵マイ
コンと，前記ユーザ回路の前記誤動作監視装置の出力に
より各回路へのリセット信号を作成するリセット回路
と，前記リセット回路から出力される前記リセット信号
および前記オンボード書込ホストから前記フラッシュメ
モリ内蔵マイコンの前記フラッシュメモリの内容を書換
えるためのリセット信号の論理和をとる第１の論理和ゲ
ートと，前記第１の論理和ゲートの出力および前記フラ
ッシュメモリ内蔵マイコンからのオンボード書込期間中
を示す特定信号の論理和をとることにより前記ユーザ回
路をリセットするための第２の論理和ゲートとを有する
ユーザボードに対し、前記オンボード書込ホストから電
源電圧よりも高電圧の信号を供給して前記ボード書込用
プログラムメモリを起動することによりオンボード書込
の開始を指示した後、前記オンボード書込ホストから前
記フラッシュメモリ内蔵マイコンへオンボード書込のデ
ータを送信し、前記オンボード書込期間中は前記ユーザ
回路の全部または一部を前記特定信号によりリセットす
るように構成される。
は、シリアルインターフェース機能ブロックおよび誤動
作監視装置を備えたユーザ回路と，制御用メインプログ
ラムを記憶するフラッシュメモリおよびオンボード書込
用プログラムを記憶するボード書込用プログラムメモリ
を備え且つ前記ユーザ回路との間をシリアルインターフ
ェースなどにより接続されたフラッシュメモリ内蔵マイ
コンと，前記ユーザ回路の前記誤動作監視装置の出力に
より各回路へのリセット信号を作成するリセット回路
と，前記リセット回路から出力される前記リセット信号
および前記オンボード書込ホストから前記フラッシュメ
モリ内蔵マイコンの前記フラッシュメモリの内容を書換
えるためのリセット信号の論理和をとる第１の論理和ゲ
ートと，前記第１の論理和ゲートの出力および前記フラ
ッシュメモリ内蔵マイコンからのオンボード書込期間中
を示す特定信号の論理和をとることにより前記ユーザ回
路をリセットするための第２の論理和ゲートとを有する
ユーザボードに対し、前記オンボード書込ホストから電
源電圧よりも高電圧の信号を供給して前記ボード書込用
プログラムメモリを起動することによりオンボード書込
の開始を指示した後、前記オンボード書込ホストから前
記フラッシュメモリ内蔵マイコンへオンボード書込のデ
ータを送信し、前記オンボード書込期間中は前記ユーザ
回路の全部または一部を前記特定信号によりリセットす
るように構成される。
【００２９】さらに、本発明のオンボード書込制御方法
は、シリアルインターフェース機能ブロックおよび誤動
作監視装置を備えたユーザ回路と，前記ユーザ回路の前
記誤動作監視装置の出力により各回路へのリセット信号
を作成するリセット回路と，前記リセット回路から出力
される前記リセット信号および前記オンボード書込ホス
トから出力されるリセット信号の論理和をとる第１の論
理和ゲートと，制御用メインプログラムを記憶するフラ
ッシュメモリ，オンボード書込用プログラムを記憶する
ボード書込用プログラムメモリ，高電圧検出部，前記高
電圧検出部で検出したオンボード書込期間中を示す特定
信号および前記第１の論理和ゲートの出力を入力する第
２の論理和ゲートを備え且つ前記ユーザ回路との間をシ
リアルインターフェースなどにより接続されたフラッシ
ュメモリ内蔵マイコンとを有するユーザボードに対し、
前記オンボード書込ホストから電源電圧よりも高電圧の
信号を供給して前記ボード書込用プログラムメモリを起
動することによりオンボード書込の開始を指示した後、
前記オンボード書込ホストから前記フラッシュメモリ内
蔵マイコンへオンボード書込のデータを送信し、前記オ
ンボード書込期間中は前記ユーザ回路の全部または一部
を前記特定信号によりリセットするように構成される。
は、シリアルインターフェース機能ブロックおよび誤動
作監視装置を備えたユーザ回路と，前記ユーザ回路の前
記誤動作監視装置の出力により各回路へのリセット信号
を作成するリセット回路と，前記リセット回路から出力
される前記リセット信号および前記オンボード書込ホス
トから出力されるリセット信号の論理和をとる第１の論
理和ゲートと，制御用メインプログラムを記憶するフラ
ッシュメモリ，オンボード書込用プログラムを記憶する
ボード書込用プログラムメモリ，高電圧検出部，前記高
電圧検出部で検出したオンボード書込期間中を示す特定
信号および前記第１の論理和ゲートの出力を入力する第
２の論理和ゲートを備え且つ前記ユーザ回路との間をシ
リアルインターフェースなどにより接続されたフラッシ
ュメモリ内蔵マイコンとを有するユーザボードに対し、
前記オンボード書込ホストから電源電圧よりも高電圧の
信号を供給して前記ボード書込用プログラムメモリを起
動することによりオンボード書込の開始を指示した後、
前記オンボード書込ホストから前記フラッシュメモリ内
蔵マイコンへオンボード書込のデータを送信し、前記オ
ンボード書込期間中は前記ユーザ回路の全部または一部
を前記特定信号によりリセットするように構成される。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００３１】図１は本発明の一実施の形態を説明するた
めのユーザボードおよびオンボード書込ホストの構成図
である。図１に示すように、本実施の形態におけるオン
ボード書込制御方法も従来例と同様、ユーザボード１の
フラッシュメモリ内蔵マイコン２をオンボード書込ホス
ト９から書込制御するものである。
めのユーザボードおよびオンボード書込ホストの構成図
である。図１に示すように、本実施の形態におけるオン
ボード書込制御方法も従来例と同様、ユーザボード１の
フラッシュメモリ内蔵マイコン２をオンボード書込ホス
ト９から書込制御するものである。
【００３２】このユーザボード１は、前述した図５と同
様に、シリアルインターフェース機能ブロック７および
誤動作監視装置８を備えたユーザ回路３と、制御用メイ
ンプログラムを記憶するフラッシュメモリ５およびオン
ボード書込用プログラムを記憶するボード書込用プログ
ラムメモリ６を備え且つユーザ回路３との間をシリアル
インターフェース３７，３８，３９および制御用インタ
ーフェース１０により接続されたフラッシュメモリ内蔵
マイコン２と、ユーザ回路３の誤動作監視装置８の出力
１６により各回路へのリセット信号１５を作成するリセ
ット回路４と、このリセット回路４から出力されるリセ
ット信号１５およびオンボード書込ホスト９からフラッ
シュメモリ内蔵マイコン２のフラッシュメモリ５の内容
を書換えるためのリセット信号１２の論理和をとる第１
の論理和ゲート１４とを有する。しかも、本実施の形態
においては、これらの他に、オンボード書込ホスト９に
オンボード書込検出部２２を設け、オンボード書込時に
特定信号２３を出力できるようにしたこと、並びにユー
ザボード１に、第１の論理和ゲート１４の出力１９およ
びオンボード書込ホスト９のオンボード書込検出部２２
からのオンボード書込期間中を示す特定信号２３の論理
和をとってユーザ回路３をリセットする第２の論理和ゲ
ート２４を設けることが、図５と相違している。
様に、シリアルインターフェース機能ブロック７および
誤動作監視装置８を備えたユーザ回路３と、制御用メイ
ンプログラムを記憶するフラッシュメモリ５およびオン
ボード書込用プログラムを記憶するボード書込用プログ
ラムメモリ６を備え且つユーザ回路３との間をシリアル
インターフェース３７，３８，３９および制御用インタ
ーフェース１０により接続されたフラッシュメモリ内蔵
マイコン２と、ユーザ回路３の誤動作監視装置８の出力
１６により各回路へのリセット信号１５を作成するリセ
ット回路４と、このリセット回路４から出力されるリセ
ット信号１５およびオンボード書込ホスト９からフラッ
シュメモリ内蔵マイコン２のフラッシュメモリ５の内容
を書換えるためのリセット信号１２の論理和をとる第１
の論理和ゲート１４とを有する。しかも、本実施の形態
においては、これらの他に、オンボード書込ホスト９に
オンボード書込検出部２２を設け、オンボード書込時に
特定信号２３を出力できるようにしたこと、並びにユー
ザボード１に、第１の論理和ゲート１４の出力１９およ
びオンボード書込ホスト９のオンボード書込検出部２２
からのオンボード書込期間中を示す特定信号２３の論理
和をとってユーザ回路３をリセットする第２の論理和ゲ
ート２４を設けることが、図５と相違している。
【００３３】このオンボード書込にあたっては、オンボ
ード書込ホスト９から電源電圧よりも高電圧の信号Ｖｐ
ｐを供給してボード書込用プログラムメモリ６を起動す
ることによりオンボード書込の開始を指示し、しかる後
オンボード書込ホスト９からフラッシュメモリ内蔵マイ
コン２へオンボード書込のデータをシリアルデータ入力
端子３４，シリアルデータ出力端子３５，シリアル転送
クロック端子３６を用いて送信し、オンボード書込期間
中はユーザ回路３の全部または一部を特定信号２３によ
りリセットするものである。
ード書込ホスト９から電源電圧よりも高電圧の信号Ｖｐ
ｐを供給してボード書込用プログラムメモリ６を起動す
ることによりオンボード書込の開始を指示し、しかる後
オンボード書込ホスト９からフラッシュメモリ内蔵マイ
コン２へオンボード書込のデータをシリアルデータ入力
端子３４，シリアルデータ出力端子３５，シリアル転送
クロック端子３６を用いて送信し、オンボード書込期間
中はユーザ回路３の全部または一部を特定信号２３によ
りリセットするものである。
【００３４】要するに、本実施の形態においては、前述
した図５の従来例と比較すると、ユーザボード１に第２
の論理和ゲート２４を設け且つオンボード書込ホスト９
にオンボード書込検出部２２を設け、そのオンボード書
込検出部２２から出力されるオンボード書込時の特定信
号２３を第１の論理和ゲート１４の出力１９とともに、
第２の論理和ゲート２４に供給し、その第２の論理和ゲ
ート２４の出力をユーザ回路３のリセット端子２１に出
力することにある。
した図５の従来例と比較すると、ユーザボード１に第２
の論理和ゲート２４を設け且つオンボード書込ホスト９
にオンボード書込検出部２２を設け、そのオンボード書
込検出部２２から出力されるオンボード書込時の特定信
号２３を第１の論理和ゲート１４の出力１９とともに、
第２の論理和ゲート２４に供給し、その第２の論理和ゲ
ート２４の出力をユーザ回路３のリセット端子２１に出
力することにある。
【００３５】図２は図１における各種信号などの動作タ
イミング図である。図２に示すように、ユーザボード１
には、前述した従来例と同様、通常状態とオンボード書
込状態およびリセット状態がある。
イミング図である。図２に示すように、ユーザボード１
には、前述した従来例と同様、通常状態とオンボード書
込状態およびリセット状態がある。
【００３６】まず、ユーザボード１への電源投入後に、
リセット信号１５が解除されると、オンボード書込ホス
ト９は高電圧信号１１，リセット信号１２と、シリアル
Ｉ／Ｆ３７〜３９およびオンボード書込時の特定信号２
３とを解放する。従って、ユーザボード１は通常動作状
態になっている。なお、このユーザボード１における通
常動作状態は、従来例のそれと同様である。
リセット信号１５が解除されると、オンボード書込ホス
ト９は高電圧信号１１，リセット信号１２と、シリアル
Ｉ／Ｆ３７〜３９およびオンボード書込時の特定信号２
３とを解放する。従って、ユーザボード１は通常動作状
態になっている。なお、このユーザボード１における通
常動作状態は、従来例のそれと同様である。
【００３７】次に、ユーザボード１に対してオンボード
書込を行う場合、オンボード書込ホスト９は、ホスト９
自身とシリアルＩ／Ｆ３７〜３９を接続するとともに、
高電圧信号１１，リセット信号１２および特定信号２３
をユーザボード１に供給し、ユーザボード１をオンボー
ド書込状態にする。このとき、オンボード書込時の特定
信号２３をアクティブにすることにより、ユーザボード
１のユーザ回路３をリセット状態に保つ。すなわち、ユ
ーザ回路３のシリアルＩ／Ｆ端子２８〜３０をハイ・イ
ンピーダンス（Ｈｉ−Ｚ）状態に保つ。
書込を行う場合、オンボード書込ホスト９は、ホスト９
自身とシリアルＩ／Ｆ３７〜３９を接続するとともに、
高電圧信号１１，リセット信号１２および特定信号２３
をユーザボード１に供給し、ユーザボード１をオンボー
ド書込状態にする。このとき、オンボード書込時の特定
信号２３をアクティブにすることにより、ユーザボード
１のユーザ回路３をリセット状態に保つ。すなわち、ユ
ーザ回路３のシリアルＩ／Ｆ端子２８〜３０をハイ・イ
ンピーダンス（Ｈｉ−Ｚ）状態に保つ。
【００３８】しかるに、前述した従来例では、兼用イン
ターフェースとしてのシリアルＩ／Ｆ３７〜３９に信号
のショートが起きる場合があったが、本実施の形態で
は、端子２８〜３０のＨｉ−Ｚ状態により、信号の混乱
が生ずることはない。また、ユーザ回路３がリセット状
態であるので、誤動作監視装置８の出力信号１６はイン
アクティブ状態に保たれる。このため、オンボード書込
中、フラッシュメモリ内蔵マイコン２のリセット端子２
０にリセット信号が入力されることはない。このとき、
リセット信号１２は、図２からも解るように、インアク
ティブとなっている。さらに、ユーザ回路３がリセット
状態を保つことにより、その内部で種々の不都合を生ず
ることもなくなる。したがって、いずれにしても、正常
なオンボード書込が可能である。
ターフェースとしてのシリアルＩ／Ｆ３７〜３９に信号
のショートが起きる場合があったが、本実施の形態で
は、端子２８〜３０のＨｉ−Ｚ状態により、信号の混乱
が生ずることはない。また、ユーザ回路３がリセット状
態であるので、誤動作監視装置８の出力信号１６はイン
アクティブ状態に保たれる。このため、オンボード書込
中、フラッシュメモリ内蔵マイコン２のリセット端子２
０にリセット信号が入力されることはない。このとき、
リセット信号１２は、図２からも解るように、インアク
ティブとなっている。さらに、ユーザ回路３がリセット
状態を保つことにより、その内部で種々の不都合を生ず
ることもなくなる。したがって、いずれにしても、正常
なオンボード書込が可能である。
【００３９】上述した実施の形態においては、オンボー
ド書込中、ユーザ回路３がリセット状態を保てば、その
誤動作監視装置８もリセット状態を保つことになるの
で、オンボード書込中のフラッシュメモリ内蔵マイコン
２に対し、信号１６，リセット回路４，信号１５，ＯＲ
ゲート１４，信号１９，端子２０による経路でリセット
信号が入力されることはなく、より確実にオンボード書
込を実現することができる。
ド書込中、ユーザ回路３がリセット状態を保てば、その
誤動作監視装置８もリセット状態を保つことになるの
で、オンボード書込中のフラッシュメモリ内蔵マイコン
２に対し、信号１６，リセット回路４，信号１５，ＯＲ
ゲート１４，信号１９，端子２０による経路でリセット
信号が入力されることはなく、より確実にオンボード書
込を実現することができる。
【００４０】また、同じくオンボード書込中、ユーザ回
路３がリセット状態を保てば、シリアルインターフェー
ス機能ブロック７もリセット状態を保つことになるの
で、ユーザ回路３はシリアルインターフェース３７〜３
９を解放することになる。その結果、オンボード書込中
のシリアルインターフェースにおいて、信号が混信する
ことはなくなり、より確実なオンボード書込が実現され
る。
路３がリセット状態を保てば、シリアルインターフェー
ス機能ブロック７もリセット状態を保つことになるの
で、ユーザ回路３はシリアルインターフェース３７〜３
９を解放することになる。その結果、オンボード書込中
のシリアルインターフェースにおいて、信号が混信する
ことはなくなり、より確実なオンボード書込が実現され
る。
【００４１】さらに、その他種々の不都合も発生せず、
オンボード書込を確実に実現することができる。
オンボード書込を確実に実現することができる。
【００４２】図３は本発明の他の実施の形態を説明する
ためのユーザボードおよびオンボード書込ホストの構成
図である。図３に示すように、本実施の形態では、オン
ボード書込ホスト９にオンボード書込検出部２２を設け
る代りに、オンボード書込時の特定信号２３をオンボー
ド書込プログラム中の命令により、フラッシュメモリ内
蔵マイコン２の任意の出力端子２６から出力するように
したものである。この特定信号２３は、オンボード書込
開始直前に、オンボード書込用プログラムによってアク
ティブにされ、オンボード書込終了直後に、同プログラ
ムによりインアクティブにされる。なお、その他の回路
等については、前述した図１と同様である。
ためのユーザボードおよびオンボード書込ホストの構成
図である。図３に示すように、本実施の形態では、オン
ボード書込ホスト９にオンボード書込検出部２２を設け
る代りに、オンボード書込時の特定信号２３をオンボー
ド書込プログラム中の命令により、フラッシュメモリ内
蔵マイコン２の任意の出力端子２６から出力するように
したものである。この特定信号２３は、オンボード書込
開始直前に、オンボード書込用プログラムによってアク
ティブにされ、オンボード書込終了直後に、同プログラ
ムによりインアクティブにされる。なお、その他の回路
等については、前述した図１と同様である。
【００４３】このような構成により、オンボード書込時
の制御としては、図１の場合と同様となる。図１では、
特定信号２３をオンボード書込ホスト９からハードウェ
ア的に発生させているのに対し、本実施の形態ではフラ
ッシュメモリ内蔵マイコン２でソフトウェア的に発生さ
せることにある。したがって、本実施の形態によれば、
ホスト９とユーザボード１を接続するイターフエースを
１本少なくでき、ユーザボード１においてもインターフ
エースのためのコネクタなどの部品点数を削減できると
いう利点がある。
の制御としては、図１の場合と同様となる。図１では、
特定信号２３をオンボード書込ホスト９からハードウェ
ア的に発生させているのに対し、本実施の形態ではフラ
ッシュメモリ内蔵マイコン２でソフトウェア的に発生さ
せることにある。したがって、本実施の形態によれば、
ホスト９とユーザボード１を接続するイターフエースを
１本少なくでき、ユーザボード１においてもインターフ
エースのためのコネクタなどの部品点数を削減できると
いう利点がある。
【００４４】図４は本発明のまた別の実施の形態を説明
するためのユーザボードおよびオンボード書込ホストの
構成図である。図４に示すように、本実施の形態におい
ては、フラッシュメモリ内蔵マイコン２でオンボード書
込時の特定信号２３をハードウェア的に発生させるもの
である。このオンボード書込時の特定信号２３を発生さ
せているのは、フラッシュメモリ内蔵マイコン２にＶｐ
ｐ検出部２７を設け、ホスト９からの高電圧信号１１を
検出したとき、出力するようにしている。この特定信号
２３あるいはユーザボード１における第１の論理和ゲー
ト１４の出力１９のいずれかがアクティブとなったとき
に、任意出力端子２６からリセット出力２５をユーザ回
路３のリセット端子２１に出力する。
するためのユーザボードおよびオンボード書込ホストの
構成図である。図４に示すように、本実施の形態におい
ては、フラッシュメモリ内蔵マイコン２でオンボード書
込時の特定信号２３をハードウェア的に発生させるもの
である。このオンボード書込時の特定信号２３を発生さ
せているのは、フラッシュメモリ内蔵マイコン２にＶｐ
ｐ検出部２７を設け、ホスト９からの高電圧信号１１を
検出したとき、出力するようにしている。この特定信号
２３あるいはユーザボード１における第１の論理和ゲー
ト１４の出力１９のいずれかがアクティブとなったとき
に、任意出力端子２６からリセット出力２５をユーザ回
路３のリセット端子２１に出力する。
【００４５】本実施の形態では、このような構成によ
り、オンボード書込時の制御が前述した図１の場合と同
様になる。すなわち、オンボード書込時の特定信号２３
をハードウェア的に発生させている点では、図１の場合
と同様であるが、本実施の形態では、フラッシュメモリ
内蔵マイコン２のＶｐｐ検出部２７がそれを発生させて
いる。その結果、本実施の形態によれば、図１と比べて
インターフェースを１本少なくでき、また図３に対して
は、第２の論理和ゲート２４をマイコン２に内蔵するこ
とにより、ユーザボード１上の部品点数を削減できる利
点がある。
り、オンボード書込時の制御が前述した図１の場合と同
様になる。すなわち、オンボード書込時の特定信号２３
をハードウェア的に発生させている点では、図１の場合
と同様であるが、本実施の形態では、フラッシュメモリ
内蔵マイコン２のＶｐｐ検出部２７がそれを発生させて
いる。その結果、本実施の形態によれば、図１と比べて
インターフェースを１本少なくでき、また図３に対して
は、第２の論理和ゲート２４をマイコン２に内蔵するこ
とにより、ユーザボード１上の部品点数を削減できる利
点がある。
【００４６】上述した実施の形態においては、どれもユ
ーザ回路３全体をリセットしているが、各種の不都合を
防止するために、必要箇所のみを特定信号２３によりリ
セットするようにしてもよいことは明白である。
ーザ回路３全体をリセットしているが、各種の不都合を
防止するために、必要箇所のみを特定信号２３によりリ
セットするようにしてもよいことは明白である。
【００４７】また、前述した図５などの従来例では、ダ
イレクト・メモリ・アクセス・コントロール（ＤＭＡ
Ｃ）動作中、ＣＰＵはバスを使用できないため、ＣＰＵ
は監視タイマを初期化するためのＷＲＩＴＥ信号を出力
できない。そのため、ＤＭＡＣ動作中は監視タイマを停
止するようにしている。すなわち、同例において、監視
タイマはカウンタであるので、カウンタのカウントのみ
を停止させるという方法を採用している。本来、誤動作
監視装置はメインプログラムの誤動作を監視するもので
あるが、このメインプログラムが実行されていないオン
ボード書込中には、誤動作監視装置の動作は全く不要で
ある。
イレクト・メモリ・アクセス・コントロール（ＤＭＡ
Ｃ）動作中、ＣＰＵはバスを使用できないため、ＣＰＵ
は監視タイマを初期化するためのＷＲＩＴＥ信号を出力
できない。そのため、ＤＭＡＣ動作中は監視タイマを停
止するようにしている。すなわち、同例において、監視
タイマはカウンタであるので、カウンタのカウントのみ
を停止させるという方法を採用している。本来、誤動作
監視装置はメインプログラムの誤動作を監視するもので
あるが、このメインプログラムが実行されていないオン
ボード書込中には、誤動作監視装置の動作は全く不要で
ある。
【００４８】これに対し、本発明の実施の形態では、誤
動作監視装置を一時停止させるのではなく、リセット状
態にするという手法を採っている。その結果、誤動作監
視装置はどのようなものでもよく、さらにオンボード書
込の際に、ユーザボード上のすべてのユーザ回路をリセ
ット状態にできるため、シリアルインターフェースにお
ける信号ショートも解決でき、種々の不都合を防止する
ことができる。
動作監視装置を一時停止させるのではなく、リセット状
態にするという手法を採っている。その結果、誤動作監
視装置はどのようなものでもよく、さらにオンボード書
込の際に、ユーザボード上のすべてのユーザ回路をリセ
ット状態にできるため、シリアルインターフェースにお
ける信号ショートも解決でき、種々の不都合を防止する
ことができる。
【００４９】
【発明の効果】以上説明したように、本発明のオンボー
ド書込制御方法は、オンボード書込中、ユーザボード上
のユーザ回路内の誤動作監視装置の出力をインアクティ
ブ状態に保つことにより、フラッシュメモリ内蔵マイコ
ンがリセットされることはなくなるので、より確実なオ
ンボード書込を実現できるという効果がある。
ド書込制御方法は、オンボード書込中、ユーザボード上
のユーザ回路内の誤動作監視装置の出力をインアクティ
ブ状態に保つことにより、フラッシュメモリ内蔵マイコ
ンがリセットされることはなくなるので、より確実なオ
ンボード書込を実現できるという効果がある。
【００５０】また、本発明のオンボード書込制御方法
は、オンボード書込中におけるユーザ回路内のシリアル
Ｉ／Ｆ端子をＨｉ−Ｚ状態に保つことにより、信号の混
信を解消しボードの破壊を防止できるので、ユーザ回路
内にシリアルＩ／Ｆ機能ブロックが搭載されているとき
でも、より確実に信頼性に富んだボード書込を実現でき
るという効果がある。
は、オンボード書込中におけるユーザ回路内のシリアル
Ｉ／Ｆ端子をＨｉ−Ｚ状態に保つことにより、信号の混
信を解消しボードの破壊を防止できるので、ユーザ回路
内にシリアルＩ／Ｆ機能ブロックが搭載されているとき
でも、より確実に信頼性に富んだボード書込を実現でき
るという効果がある。
【００５１】さらに、本発明のオンボード書込制御方法
は、オンボード書込中にはユーザ回路がリセット状態を
保つので、ユーザ回路内のいたるところでの不都合も発
生せず、オンボード書込をより確実にすることができる
という効果がある。
は、オンボード書込中にはユーザ回路がリセット状態を
保つので、ユーザ回路内のいたるところでの不都合も発
生せず、オンボード書込をより確実にすることができる
という効果がある。
【図１】本発明の一実施の形態を説明するためのユーザ
ボードおよびオンボード書込ホストの構成図である。
ボードおよびオンボード書込ホストの構成図である。
【図２】図１における各種信号などの動作タイミング図
である。
である。
【図３】本発明の他の実施の形態を説明するためのユー
ザボードおよびオンボード書込ホストの構成図である。
ザボードおよびオンボード書込ホストの構成図である。
【図４】本発明のまた別の実施の形態を説明するための
ユーザボードおよびオンボード書込ホストの構成図であ
る。
ユーザボードおよびオンボード書込ホストの構成図であ
る。
【図５】従来の一例を説明するためのユーザボードおよ
びオンボード書込ホストの構成図である。
びオンボード書込ホストの構成図である。
【図６】図５における各種信号などの動作タイミング図
である。
である。
１ ユーザボード ２ フラッシュメモリ内蔵マイコン ３ ユーザ回路 ４ リセット回路 ５ フラッシュメモリ ６ ボード書込用プログラムメモリ ７ シリアルインターフェース機能ブロック ８ 誤動作監視装置 ９ オンボード書込用ホスト １０ 制御インターフェイス １４，２４ 論理和ゲート ２２ オンボード書込検出部 ２７ Ｖｐｐ検出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−271634（ＪＰ，Ａ) 特開 平５−266220（ＪＰ，Ａ) 特開 平４−276838（ＪＰ，Ａ) 特開 平７−29386（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 310 G06F 15/78 510 G11C 16/02 G06F 11/30 310 G06F 1/24
Claims (5)
- 【請求項１】 シリアルインターフェース機能ブロック
および誤動作監視装置を備えたユーザ回路と，制御用メ
インプログラムを記憶するフラッシュメモリおよびオン
ボード書込用プログラムを記憶するボード書込用プログ
ラムメモリを備え且つ前記ユーザ回路との間をシリアル
インターフェースなどにより接続されたフラッシュメモ
リ内蔵マイコンと，前記ユーザ回路の前記誤動作監視装
置の出力により各回路へのリセット信号を作成するリセ
ット回路と，前記リセット回路から出力される前記リセ
ット信号およびオンボード書込ホストから前記フラッシ
ュメモリ内蔵マイコンの前記フラッシュメモリの内容を
書換えるためのリセット信号の論理和をとる第１の論理
和ゲートと，前記第１の論理和ゲートの出力および前記
オンボード書込ホストからのオンボード書込期間中を示
す特定信号の論理和をとることにより前記ユーザ回路を
リセットするための第２の論理和ゲートとを有するユー
ザボードに対し、前記オンボード書込ホストから電源電
圧よりも高電圧の信号を供給して前記ボード書込用プロ
グラムメモリを起動することによりオンボード書込の開
始を指示した後、前記オンボード書込ホストから前記フ
ラッシュメモリ内蔵マイコンへオンボード書込のデータ
を送信し、前記オンボード書込期間中は前記ユーザ回路
の全部または一部を前記特定信号によりリセットするこ
とを特徴とするオンボード書込制御方法。 - 【請求項２】 前記オンボード書込ホストは、前記特定
信号を作成するオンボード書込検出部を備え、前記オン
ボード書込検出部で前記オンボード書込期間中を検出し
たときに、前記特定信号を前記第２の論理和ゲートに出
力する請求項１記載のオンボード書込制御方法。 - 【請求項３】 シリアルインターフェース機能ブロック
および誤動作監視装置を備えたユーザ回路と，制御用メ
インプログラムを記憶するフラッシュメモリおよびオン
ボード書込用プログラムを記憶するボード書込用プログ
ラムメモリを備え且つ前記ユーザ回路との間をシリアル
インターフェースなどにより接続されたフラッシュメモ
リ内蔵マイコンと，前記ユーザ回路の前記誤動作監視装
置の出力により各回路へのリセット信号を作成するリセ
ット回路と，前記リセット回路から出力される前記リセ
ット信号およびオンボード書込ホストから前記フラッシ
ュメモリ内蔵マイコンの前記フラッシュメモリの内容を
書換えるためのリセット信号の論理和をとる第１の論理
和ゲートと，前記第１の論理和ゲートの出力および前記
フラッシュメモリ内蔵マイコンからのオンボード書込期
間中を示す特定信号の論理和をとることにより前記ユー
ザ回路をリセットするための第２の論理和ゲートとを有
するユーザボードに対し、前記オンボード書込ホストか
ら電源電圧よりも高電圧の信号を供給して前記ボード書
込用プログラムメモリを起動することによりオンボード
書込の開始を指示した後、前記オンボード書込ホストか
ら前記フラッシュメモリ内蔵マイコンへオンボード書込
のデータを送信し、前記オンボード書込期間中は前記ユ
ーザ回路の全部または一部を前記特定信号によりリセッ
トすることを特徴とするオンボード書込制御方法。 - 【請求項４】 前記フラッシュメモリ内蔵マイコンは、
前記オンボード書込ホストからの前記高電圧信号により
前記特定信号を作成し、前記第２の論理和ゲートに供給
する請求項３記載のオンボード書込制御方法。 - 【請求項５】 シリアルインターフェース機能ブロック
および誤動作監視装置を備えたユーザ回路と，前記ユー
ザ回路の前記誤動作監視装置の出力により各回路へのリ
セット信号を作成するリセット回路と，前記リセット回
路から出力される前記リセット信号およびオンボード書
込ホストから出力されるリセット信号の論理和をとる第
１の論理和ゲートと，制御用メインプログラムを記憶す
るフラッシュメモリ，オンボード書込用プログラムを記
憶するボード書込用プログラムメモリ，高電圧検出部，
前記高電圧検出部で検出したオンボード書込期間中を示
す特定信号および前記第１の論理和ゲートの出力を入力
する第２の論理和ゲートを備え且つ前記ユーザ回路との
間をシリアルインターフェースなどにより接続されたフ
ラッシュメモリ内蔵マイコンとを有するユーザボードに
対し、前記オンボード書込ホストから電源電圧よりも高
電圧の信号を供給して前記ボード書込用プログラムメモ
リを起動することによりオンボード書込の開始を指示し
た後、前記オンボード書込ホストから前記フラッシュメ
モリ内蔵マイコンへオンボード書込のデータを送信し、
前記オンボード書込期間中は前記ユーザ回路の全部また
は一部を前記特定信号によりリセットすることを特徴と
するオンボード書込制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP589096A JP3076239B2 (ja) | 1996-01-17 | 1996-01-17 | オンボード書込制御方法 |
| US08/772,770 US5835706A (en) | 1996-01-17 | 1996-12-24 | Method of controlling data writing into on-board microcomputer |
| DE69621114T DE69621114T2 (de) | 1996-01-17 | 1996-12-27 | Verfahren zum Steuern des Schreibens von Daten in einen auf einer Karte befindlichen Mikrocomputer |
| EP96120907A EP0785508B1 (en) | 1996-01-17 | 1996-12-27 | Method of controlling data writing into on-board microcomputer |
| KR1019970001136A KR100242518B1 (ko) | 1996-01-17 | 1997-01-16 | 온-보드 마이크로컴퓨터의 데이터 기록 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP589096A JP3076239B2 (ja) | 1996-01-17 | 1996-01-17 | オンボード書込制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198320A JPH09198320A (ja) | 1997-07-31 |
| JP3076239B2 true JP3076239B2 (ja) | 2000-08-14 |
Family
ID=11623498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP589096A Expired - Lifetime JP3076239B2 (ja) | 1996-01-17 | 1996-01-17 | オンボード書込制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5835706A (ja) |
| EP (1) | EP0785508B1 (ja) |
| JP (1) | JP3076239B2 (ja) |
| KR (1) | KR100242518B1 (ja) |
| DE (1) | DE69621114T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1063581A (ja) * | 1996-08-26 | 1998-03-06 | Nec Corp | メモリ書き込み制御回路 |
| US6144887A (en) | 1996-12-09 | 2000-11-07 | Denso Corporation | Electronic control unit with reset blocking during loading |
| JP3314749B2 (ja) * | 1999-02-17 | 2002-08-12 | 株式会社デンソー | 電子制御装置 |
| US6389500B1 (en) * | 1999-05-28 | 2002-05-14 | Agere Systems Guardian Corporation | Flash memory |
| KR100375217B1 (ko) * | 1999-10-21 | 2003-03-07 | 삼성전자주식회사 | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 |
| US6928362B2 (en) * | 2003-06-06 | 2005-08-09 | John Meaney | System and method for real time programmability of an engine control unit |
| US6973299B2 (en) * | 2003-08-01 | 2005-12-06 | Microsoft Corporation | Unified contact list |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| JPH04109547A (ja) * | 1990-08-30 | 1992-04-10 | Sharp Corp | メモリデータ保護装置 |
| JPH04160539A (ja) * | 1990-10-24 | 1992-06-03 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH0729386A (ja) * | 1993-07-13 | 1995-01-31 | Hitachi Ltd | フラッシュメモリ及びマイクロコンピュータ |
| DE4332769C1 (de) * | 1993-09-25 | 1994-12-15 | Bosch Gmbh Robert | Mikrorechner |
| JPH07271634A (ja) * | 1994-03-29 | 1995-10-20 | Hitachi Ltd | フラッシュｅｅｐｒｏｍを備えた制御装置 |
-
1996
- 1996-01-17 JP JP589096A patent/JP3076239B2/ja not_active Expired - Lifetime
- 1996-12-24 US US08/772,770 patent/US5835706A/en not_active Expired - Fee Related
- 1996-12-27 EP EP96120907A patent/EP0785508B1/en not_active Expired - Lifetime
- 1996-12-27 DE DE69621114T patent/DE69621114T2/de not_active Expired - Fee Related
-
1997
- 1997-01-16 KR KR1019970001136A patent/KR100242518B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69621114D1 (de) | 2002-06-13 |
| EP0785508B1 (en) | 2002-05-08 |
| DE69621114T2 (de) | 2002-11-07 |
| KR970059933A (ko) | 1997-08-12 |
| US5835706A (en) | 1998-11-10 |
| EP0785508A3 (en) | 1997-12-10 |
| EP0785508A2 (en) | 1997-07-23 |
| JPH09198320A (ja) | 1997-07-31 |
| KR100242518B1 (ko) | 2000-02-01 |
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