JPS61116609A - Data acquisition system - Google Patents

Abstract

PURPOSE:To produce correct video data, by adding up and memorizing a sampling data of a data holding means according to an address with an address generation means and data of a memory means. CONSTITUTION:When a signal of a sample 6 is detected with a signal detector 5 and processed with a data acquisition section A to be memorized into a memory 31 of a CPU30, a polarizing coil 3 is controlled with a digital scan generator 32 while the acquisition section A is controlled through a control section B. Then, a signal of the detector 5 is converted into digital from analog and latched with a latch circuit 9 to be added together with data of a latch circuit 14 which has latched data of a memory 12 at each step with an adder 10 to be memorized into the memory 12 as specified by an address counter 13. Moreover, here, the circuit 14 is cleared through an FF24 by a signal from the generator 32 during the first scanning and following the second time, data of the circuit 14 is applied to the adder 10 to clear the counter 13 at each sampling cycle.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の計測点のサンプリング・デー夕を所定
回数積算してノイズの低減したサンプリング・データを
記憶手段に記憶するデータ・アクイジシヨン・システム
に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data acquisition system that integrates sampling data of a plurality of measurement points a predetermined number of times and stores sampling data with reduced noise in a storage means. It's about systems.

〔従来の技術〕[Conventional technology]

線幅測長器は、電子ビームを物差しとして、細かい回路
素子の寸法を測定する場合などに使用される。第５図及
び第６図は線幅測長器に有効なデータ・アクイジシヨン
・システムに含まれるディジタル・スキャン・ジェネレ
ータを説明するための図であり、第５図はディジタル・
ラスター・スキャンを説明する図、第６図はディジタル
・ライン・スキャンを説明する図である。線幅測長器で
は、まず、第５図に示すようにディジタル・スキャン・
ジェネレータをラスター・モードにしてディスプレイに
画像表示するとともに、マーカーを重畳表示させる。こ
のようにして画像を観察し、測定希望個所をマーカーで
指定した後、測定命令をコンピュータ（ＣＰ　Ｕ）に送
信すると、コンピュータはディジタル・スキャン・ジェ
ネレータをライン・モードにして第６図に示すようにマ
ーカーで指定された個所を走査する。このようにディジ
タル・スキャン・ジェネレータは、一般にラスター走査
とライン走査のモードをもち、線幅の測定はライン走査
で行っている。A line width measuring device is used to measure the dimensions of fine circuit elements using an electron beam as a yardstick. 5 and 6 are diagrams for explaining a digital scan generator included in a data acquisition system that is effective for line width length measuring devices, and FIG.
FIG. 6 is a diagram explaining raster scan, and FIG. 6 is a diagram explaining digital line scan. The line width measuring device first uses digital scanning as shown in Figure 5.
Set the generator to raster mode, display the image on the display, and superimpose the marker. After observing the image in this way and specifying the desired measurement point with a marker, a measurement command is sent to the computer (CPU), and the computer sets the digital scan generator to line mode and performs the measurement as shown in Figure 6. Scan the location specified by the marker. As described above, digital scan generators generally have raster scanning and line scanning modes, and measure line widths by line scanning.

上述のような線幅測長器では、ｌラインのデータをそれ
ぞれＮ回積算してノイズの影響を少なくしたデータを得
て線幅を計算している。かかる積算データを得るための
データ・アクイジシヨン・システムでは、第１回目にメ
モリに蓄えられるデータは検出器から送信されてきたデ
ータだけでよいが、第２回目以降にメモリに蓄えられる
データは検出器から送信されてきたデータとメモリに蓄
えられているデータとを加算したものとする必要がある
。In the above-mentioned line width measuring device, the line width is calculated by integrating the data of each line N times to obtain data with less influence of noise. In a data acquisition system for obtaining such integrated data, the data stored in the memory for the first time is only the data transmitted from the detector, but the data stored in the memory from the second time onwards is stored in the memory from the detector. It is necessary to add the data sent from and the data stored in memory.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

一般にメモリにはクリヤ端子がないため、全ての蓄えら
れたデータを同時に消去することはできず、データを書
き込むことにより前に蓄えられたデータのクリヤの役目
をさせている。しかしながら、前述のデータ・アクイジ
シヨン・システムのように検出器から送信されてきたデ
ータとメモリに蓄えられているデータとを加算してメモ
リに蓄えるようにすると、第１回目にメモリに為えられ
るデータも、メモリに残っていた無関係のデータを検出
器から送信されてきたデータに加算してしまうことにな
る。Since memory generally does not have a clear terminal, it is not possible to erase all stored data at the same time, and writing data serves to clear previously stored data. However, when the data transmitted from the detector and the data stored in the memory are added together and stored in the memory as in the data acquisition system described above, the data stored in the memory in the first However, the unrelated data remaining in the memory will be added to the data sent from the detector.

また、線幅測長器においてｌラインのデータをそれぞれ
Ｎ回積算してメモリに蓄える場合、そのサンプリング・
クロックに対応して全てのアドレス・インクリメントイ
君号をアドレス・カウンターに供給すると、書き込み、
読み出しのできないメモリ部分が先頭アドレスにでき・
、記憶領域を無駄にすることになる。In addition, when the line width measuring device integrates the data for each line N times and stores it in the memory, the sampling
When all address increments are supplied to the address counter in accordance with the clock, the write
The memory part that cannot be read can be used as the first address.
, will waste storage space.

本発明は、上記の考察に基づ（ものであって、第１回目
は検出器から送信されてきたデータだけをメモリに蓄え
、第２回目以降は検出器から送信されてきたデータとメ
モリに蓄えられているデータとを加算したデータをメモ
リに蓄えるようにし、また、書き込み、読み出しのでき
ないメモリ部分がなく、記憶領域の全域にわたり効率的
にメモリを使うことができるデータ・アクイジシヨン・
システムを提供することを目的とするものである。The present invention is based on the above considerations, and the first time, only the data transmitted from the detector is stored in the memory, and from the second time onwards, the data transmitted from the detector and the memory are stored. A data acquisition system that stores the sum of the stored data and the stored data in the memory, and that there is no part of the memory that cannot be written to or read from, and that the memory can be used efficiently throughout the entire storage area.
The purpose is to provide a system.

〔問題点を解決するための手段〕[Means for solving problems]

そのために本発明のデータ・アクイジシヨン・システム
は、サンプリング・データを記憶する記憶手段、該記憶
手段のアドレスを発生するアドレス発生手段、サンプリ
ング・データと記憶手段に記憶されているデータとを保
持するデータ保持手段、及び加算手段を備え、記憶手段
は、アドレス発生手段で指定されたアドレスに従ってデ
ータ保持手段のサンプリング・データと記憶手段に記憶
されているデータとを加算手段により加算したデータが
記憶され、アドレス発生手段は、サンプリング周期毎に
クリアされ、第１番目のサンプリング・データを記憶す
るときはアドレス更新処理が禁止されることを特徴とす
るものであり、さらには、データ保持手段は、積算処理
開始後第１回目のサンプリング周期が終了するまでの間
記憶手段に記憶されているデータの保持部をクリアして
お（ことを特徴とするものである。To this end, the data acquisition system of the present invention includes a storage means for storing sampling data, an address generating means for generating an address of the storage means, and a data acquisition system for holding the sampling data and the data stored in the storage means. The storage means stores data obtained by adding the sampling data of the data holding means and the data stored in the storage means according to the address specified by the address generation means, by the addition means, The address generating means is characterized in that it is cleared at every sampling period, and address updating processing is prohibited when storing the first sampling data, and furthermore, the data holding means is cleared in each sampling period. It is characterized in that the data holding section stored in the storage means is cleared from the start until the end of the first sampling period.

〔作用〕[Effect]

本発明のデータ・アクィジション・システムでは、まず
アドレス更新処理をしないで第１番目のサンプリング・
データが記憶手段に記憶され、第２番目以降のサンプリ
ング・データを記憶するときにアドレス更新処理するの
で、記憶手段を０番地のアドレスから使用することにな
る。In the data acquisition system of the present invention, the first sampling is performed without updating the address.
Data is stored in the storage means, and since the address update process is performed when storing the second and subsequent sampling data, the storage means is used starting from address 0.

また、積算処理開始後第１回目のサンプリング周期が終
了するまでの間は、加算手段により加算されるデータ保
持手段の保持データのうち記憶手段に記憶されているデ
ータを保持する部分がクリアされているため、サンプリ
ング・データのみが記憶手段に記憶され、記憶手段に残
っていた関係のないデータだ加算されるということがな
い。Furthermore, from the start of the integration process until the end of the first sampling cycle, the portion of the data held in the data holding means that is added by the adding means that holds the data stored in the storage means is cleared. Therefore, only the sampling data is stored in the storage means, and unrelated data remaining in the storage means is not added.

〔実施例〕〔Example〕

以下、実施例を図面を参照しつつ説明する。 Examples will be described below with reference to the drawings.

第１図は本発明のデータ・アクィジション・システムの
１実施例構成を示す図、第２図は第１図に示すデータ・
アクィジション・システムの動作を説明するためのタイ
ムチャートである。FIG. 1 is a diagram showing the configuration of one embodiment of the data acquisition system of the present invention, and FIG. 2 is a diagram showing the configuration of an embodiment of the data acquisition system of the present invention.
5 is a time chart for explaining the operation of the acquisition system.

第１図において、■は電子銃、２は収束レンズ、３は偏
向コイル、４は対物レンズ、５は信号検出器、６は試料
、７はサンプルホールド回路、８はＡ／Ｄ変換回路、９
と１４はランチ回路、１０は加算器、１１はゲート、１
２と３１はメモリ、１３はアドレス・カウンター、１５
ないし１８はディレィ回路、１９ないし２１はワンショ
ット・マルチ回路、２２ないし２４はＦＦ（フリップ・
フロツブ回路）、２５と２６はインバータ、２７はアン
ド回路、２８はナンド回路、２９はノア回路、３０はＣ
ＰＵ、３２はディジタル・スキャン・ジェネレータ、３
３と３４はインターフェイスをそれぞれ示している。In Fig. 1, ■ is an electron gun, 2 is a converging lens, 3 is a deflection coil, 4 is an objective lens, 5 is a signal detector, 6 is a sample, 7 is a sample hold circuit, 8 is an A/D conversion circuit, 9
and 14 are launch circuits, 10 are adders, 11 are gates, 1
2 and 31 are memories, 13 is an address counter, 15
1 to 18 are delay circuits, 19 to 21 are one-shot multi-circuits, and 22 to 24 are FF (flip) circuits.
25 and 26 are inverters, 27 is an AND circuit, 28 is a NAND circuit, 29 is a NOR circuit, 30 is a C
PU, 32 is a digital scan generator, 3
3 and 34 indicate interfaces, respectively.

第１図において、電子銃ｌから射出された電子線は、収
束２レンズと対物レンズ４により細く収束されて試料６
上に照射され、ディジタル・スキャン・ジェネレータ３
２からＸ、　Ｙスキャン信号が供給される偏向コイル３
により試料６上で電子ビームが走査される。この電子ビ
ームの照射により試料６面から発生する二次電子やＸ線
などの量子信号が信号検出器５で検出され、データ・ア
クイジション部のサンプルホールド回路７に送られる。In FIG. 1, an electron beam emitted from an electron gun 1 is narrowly converged by a converging lens 2 and an objective lens 4, and is focused on a sample 6.
digital scan generator 3
2 to the deflection coil 3 to which the X and Y scan signals are supplied.
The electron beam is scanned over the sample 6. Quantum signals such as secondary electrons and X-rays generated from the surface of the sample 6 by irradiation with the electron beam are detected by the signal detector 5 and sent to the sample hold circuit 7 of the data acquisition section.

データ・アクイジション部では、サンプルホールド回路
７でホールドされたデータが、Ａ／Ｄ変換回路８により
処理に適したディジタルのデータに変換され、ラッチ回
Ｂ９でラッチされる。他方、メモ１月２に蓄えられてい
るデータがランチ回路１４でラッチされる。そして、ｌ
ステップ毎にこのランチ回路１４の内容とラッチ回路９
の内容と力（加算器１０で加算され、ゲー）１１を通し
て指定されたアドレスのメモリ１２に書き込まれる。ア
ドレス・カウンター１３は、このメモリ１２の読み出し
書き込みのアドレスを発生するものである。このような
データ・アクイジション部の各回路を制御するの力くデ
ータ・アクイジション・コントロール部であり、ディジ
タル・スキャン・ジェネレータ３２である。In the data acquisition section, the data held by the sample and hold circuit 7 is converted into digital data suitable for processing by the A/D conversion circuit 8, and latched by the latch circuit B9. On the other hand, the data stored in the memo January 2 is latched by the launch circuit 14. And l
The contents of this launch circuit 14 and the latch circuit 9 for each step
and the power (added by an adder 10 and written to a memory 12 at a specified address through a gate) 11. The address counter 13 generates an address for reading and writing the memory 12. The digital scan generator 32 is a data acquisition control section that controls each circuit of the data acquisition section.

ディジタル・スキャン・ジェネレータ３２は、先に述べ
たように偏向コイル３にＸ、Ｙスキャン信号を供給する
とともに、第２図に示すようなアクイジション・スター
ト信号■、トリガ信号■、フォーカス信号■、サンプリ
ング・クロ７ク■をデータ・アクイジション・コントロ
ール部に供給する。なお、アクイジション・スタート信
号■は、積算開始を指示する信号であり、トリガ信号■
は、第６図＋ａｌに示すラインＸスキャンの場合には、
左端のスタート・ポイント１から右端のライン・エンド
ｎまでディジタル走査して再びスタート・ポイント１に
戻る時間、すなわちＨブランキングを利用した信号であ
り、第６図（ｂｌに示すラインＸスキャンの場合には、
上端のスタート・ポイントｌから下端のライン・エンド
ｎまでディジタル走査して再びスタート・ポイントｌに
戻る時間、すなわちＶブランキングを利用した信号であ
る。また、トリガ信号■とサンプリング・クロック■は
、偏向コイル３に供給するＸ、Ｙスキャン信号と同期し
たものである。The digital scan generator 32 supplies the X and Y scan signals to the deflection coil 3 as described above, as well as the acquisition start signal ■, trigger signal ■, focus signal ■, and sampling as shown in FIG.・Supply the clock 7■ to the data acquisition control section. Note that the acquisition start signal ■ is a signal that instructs the start of integration, and the trigger signal ■
In the case of the line X scan shown in Figure 6+al,
This is the time required to digitally scan from start point 1 on the left end to line end n on the right end and return to start point 1 again, that is, a signal using H blanking. for,
This signal uses V blanking, which is the time it takes to digitally scan from the top start point l to the bottom line end n and return to the start point l again. Further, the trigger signal (2) and the sampling clock (2) are synchronized with the X and Y scan signals supplied to the deflection coil 3.

・データ・アクイジション・コントロール部では、アク
イジション・スタート信号■がＦＦ２４のリセット端子
に供給され、フォーカス信号■がアンド回路２７の一方
の入力端子に供給され、トリガ信号■がワンショット・
マルチ回路２１に供給され、すンブリング・クロック■
がワンショット・マルチ回路１９に供給される。- In the data acquisition control section, the acquisition start signal ■ is supplied to the reset terminal of the FF 24, the focus signal ■ is supplied to one input terminal of the AND circuit 27, and the trigger signal ■ is supplied to the one-shot
Supplied to the multi-circuit 21, the sumbling clock ■
is supplied to the one-shot multi-circuit 19.

ＦＦ２４は、サンプリングの第１＠目は信号検出器５か
ら送信されてきたデータだけをメモリに蓄えるようにラ
ッチ回路１４を制御するものであり、セット端子にディ
レィ回路１８を通してアドレス・カウンター１３のメモ
リ・エンド信号■が供給され、Ｑ端子の出力をランチ回
路１４のクリア端子に供給している。従ってＦＦ２４は
、第２図に示すように積算開始信号であるアクィジシッ
ン・スター１１ｆｒ号■によってリセットされてからメ
モリ・エンドになるまで、すなわち第１回目の走査の間
、ラッチ回路１４をクリア状態にしてメモ１月２からの
データが加算器１０で加算されないようにし、検出器５
から得られた映像データ（ランチ回路９のデータ）のみ
をメモリ１２に書き込むようにするものである。第１回
目の走査が終わると、メモリ・エンド信号■によってＦ
Ｆ２４がセットされるので、第２回目以降の走査からは
ランチ回路１４のクリア端子がｒＬＪになる。その結果
、前回取り込んだ映像データがメモリ１２から取り出さ
れてラッチ回路１４にラッチされ、加算器１０によりラ
ンチ回路９にラッチされた走査中（サンプリング中）の
データと加算され、そのデータが再度メモリ１２に書き
込まれる。従ってメモ１月２に残っていた関係のないデ
ータが第１回目の走査データに加算されてメモリ１２に
書き込まれることはない。The FF 24 controls the latch circuit 14 so that only the data transmitted from the signal detector 5 is stored in the memory during the first sampling, and is connected to the memory of the address counter 13 through the delay circuit 18 to the set terminal. - The end signal ■ is supplied, and the output of the Q terminal is supplied to the clear terminal of the launch circuit 14. Therefore, as shown in FIG. 2, the FF 24 keeps the latch circuit 14 in the clear state from the time it is reset by the acquisition start signal No. 11fr (2) to the memory end, that is, during the first scan. memo so that the data from January 2 is not added in adder 10, and detector 5
Only the video data obtained from the launch circuit 9 (data from the launch circuit 9) is written into the memory 12. When the first scan is completed, the memory end signal
Since F24 is set, the clear terminal of the launch circuit 14 becomes rLJ from the second and subsequent scans. As a result, the previously captured video data is taken out from the memory 12 and latched in the latch circuit 14, and added by the adder 10 to the data being scanned (sampled) latched in the launch circuit 9, and the data is stored in the memory again. Written in 12. Therefore, the unrelated data remaining in the memo January 2 is not added to the first scan data and written to the memory 12.

他方ワンショット・マルチ回路２１は、トリガ信号■の
立ち上がり時に動作するようにＢ端子にトリガ信号■が
供給され、Ｑ端子の出力をアドレス・カウンター１３の
クリア端子とＦＦ２２．２３のセット端子に供給してい
る。トリガ信号■は、第２図に示すように走査中はｒＨ
Ｊで一回の走査毎ブランク期間中ｒＬＪになる信号であ
る。従って、走査の開始毎にワンショット・マルチ２１
が動作し、アドレス・カウンター１３をクリアするとと
もに、ＦＦ２２．２３をセットする。On the other hand, the one-shot multi-circuit 21 is supplied with the trigger signal ■ to the B terminal so as to operate at the rising edge of the trigger signal ■, and supplies the output of the Q terminal to the clear terminal of the address counter 13 and the set terminal of the FFs 22 and 23. are doing. The trigger signal ■ is rH during scanning as shown in Figure 2.
J is a signal that becomes rLJ during the blank period for every scan. Therefore, at the start of each scan, one-shot multi 21
operates, clearing the address counter 13 and setting FFs 22 and 23.

ＦＦ２２は、そのリセット端子にメモリ・エンド信号■
が供給され、Ｑ端子の出力をワンショット・マルチ回路
１９のインヒビソト端子に供給している。ワンショット
・マルチ回路１９は、サンプリング・クロック■の立ち
下がりで動作するようにＡ端子にサンプリング・クロッ
ク０が供給され、インヒビント端子がｒＨＪのときのみ
動作するものである。従ってトリガ信号■によってＦＦ
２２がセットされてからメモリ・エンドになるまでサン
プリング・クロック■によりワンショット・マルチ回路
１９が動作することになる。FF22 sends the memory end signal ■ to its reset terminal.
is supplied, and the output of the Q terminal is supplied to the inhibit terminal of the one-shot multi-circuit 19. The one-shot multi-circuit 19 operates at the falling edge of the sampling clock (2), with the sampling clock 0 being supplied to the A terminal, and operates only when the inhibit terminal is rHJ. Therefore, the FF is triggered by the trigger signal ■.
The one-shot multi-circuit 19 is operated by the sampling clock (2) from when 22 is set until the memory end is reached.

ワンショット・マルチ回路１９が動作すると、まずサン
プリング・パルスによってサンプルホールド回路７に信
号検出器５からの映像データがホールドされ、ディレィ
回路１６を通したＡＤスタート信号■によってＡ／Ｄ変
換回路８でのＡ／Ｄ変換処理が開始される。続いてラッ
チ回路１４にラッチ・クロックが供給され、メモリ１２
に蓄えられている前回のデータがラッチ回路１４に取り
込まれる。When the one-shot multi-circuit 19 operates, first, the video data from the signal detector 5 is held in the sample-hold circuit 7 by a sampling pulse, and then the video data from the signal detector 5 is held in the A/D conversion circuit 8 by the AD start signal 2 passed through the delay circuit 16. A/D conversion processing is started. Subsequently, a latch clock is supplied to the latch circuit 14, and the memory 12
The previous data stored in is taken into the latch circuit 14.

なおこの処理が第１回目の場合には、先に述べたように
ランチ回路１４がクリア状態のままである。Note that when this process is performed for the first time, the launch circuit 14 remains in the clear state as described above.

Ａ／Ｄ変換回路８のデータ・レディ信号［相］は、Ａ／
Ｄ変換回路８でＡ／Ｄ変換処理中ｒＨＪになっており、
変換処理が終了するとｒＬＪになる。この立ち下がりで
ワンショット・マルチ回路２０が動作し、Ａ／Ｄ変換回
路８からの変換データがラッチ回路９にラッチされると
ともに、ライト・イネーブル信号ＷＥ■が「Ｌ」になる
、そして、このライト・イネーブル信号−１！■が「Ｌ
」の状態にあるときディレィ回路１７、ノア回路２９、
インバータ２５からる回路によりゲート１１がオンにさ
れ、加算器１０によってランチ回路９の内容とラッチ回
路Ｉ４の内容とが加算されたデータがメモ１月２に蓄え
られる。The data ready signal [phase] of the A/D conversion circuit 8 is the A/D conversion circuit 8.
During the A/D conversion process in the D conversion circuit 8, it becomes rHJ,
When the conversion process is completed, it becomes rLJ. At this falling edge, the one-shot multi-circuit 20 operates, and the converted data from the A/D conversion circuit 8 is latched into the latch circuit 9, and the write enable signal WE becomes "L". Write enable signal -1! ■ is “L”
”, the delay circuit 17, the NOR circuit 29,
The gate 11 is turned on by the circuit including the inverter 25, and the data obtained by adding the contents of the launch circuit 9 and the contents of the latch circuit I4 by the adder 10 is stored in the memo January 2.

また、ワンショット・マルチ回８１９が動作する８、デ
ィレィ回路１６、ナンド回路２８を通してアドレス・カ
ウンター１３にアドレス・インクリメント信号Ｏが送出
されるが、第１番目のサンプリング・クロック■のとき
は、ＦＦ２３のＱｒａ子が「Ｌ」であるため、第２図の
点線に示すようにアドレス・インクリメント信号＠は送
出されない、しかし、第１番目のサンプリング・クロッ
ク■によって信号検出器５からデータの取り込みが行わ
れると、ディレィ回路１７、ノア回路２９、インバータ
２６からなる回路を通してワンショット・マルチ回路２
０の出力によってＦＦ２３がリセフトされ、第２番目以
降のサンプリング・クロック■ではアドレス・インクリ
メント信号０が送出されるようになる。従って、サンプ
リング・データは、アドレス・カウンター１３がクリア
され“た０番地のメモ１月２から蓄えられる。Further, an address increment signal O is sent to the address counter 13 through the delay circuit 16 and the NAND circuit 28 where the one-shot multi-time 819 operates. Since Qra is "L", the address increment signal @ is not sent out as shown by the dotted line in Figure 2. However, data is taken in from the signal detector 5 by the first sampling clock ■. When the signal is input to the one-shot multi-circuit 2 through a circuit consisting of a delay circuit 17, a NOR circuit 29, and an inverter 26,
The FF 23 is reset by the output of 0, and the address increment signal 0 is sent out at the second and subsequent sampling clocks. Therefore, sampling data is stored from memory January 2 at address 0, where address counter 13 was cleared.

ディジタル・スキャン・ジェネレータ３２は、先に述べ
たように偏向コイル３に供給するＸ、Ｙスキャン信号と
同期してトリガ信号■とサンプリング・クロック■を送
出しているが、例えば第２図に示すように１ライン走査
が終了する毎に立ち下がるトリガ信号■により積算回数
をカウントする。As mentioned earlier, the digital scan generator 32 sends out the trigger signal ■ and the sampling clock ■ in synchronization with the X and Y scan signals supplied to the deflection coil 3. For example, as shown in FIG. The number of integrations is counted by the trigger signal (2) which falls every time one line scan is completed.

そして、その積算回数が予め設定された所定の回数Ｎに
なると、フォーカス信号■をｒＬＪにし、インターフェ
イス３３を通してＣＰＵ３０にサービス・リクエスト信
号■を送出する。ＣＰＵ３０は、このサービス・リクエ
スト信号［相］を受信すると、データ・アクイジション
部のメモリ１２からノイズ低減されたＮ回積算のデータ
をＤＭＡインターフェイス３４を通して読み込み、ＣＰ
Ｕ３０のメモリ３１に記憶させ線幅の計算を行う。When the cumulative number of times reaches a predetermined number N, the focus signal (2) is set to rLJ, and a service request signal (2) is sent to the CPU 30 through the interface 33. When the CPU 30 receives this service request signal [phase], the CPU 30 reads the noise-reduced N-times integrated data from the memory 12 of the data acquisition section through the DMA interface 34, and sends the data to the CPU 30.
It is stored in the memory 31 of U30 and the line width is calculated.

第３図は上述したデータ・アクイジション部の動作の詳
細を説明するタイムチャート、第４図はデータ・パスラ
イン上をデータの内容を説明する図である。第３図及び
第４図において、データＤＡＴＡ　（＾）　、　（Ｉｔ
）　、　（Ｇ）はメモ１月２の初期データであり、どの
ようなデータが記憶されているかわからない。FIG. 3 is a time chart illustrating the details of the operation of the data acquisition section described above, and FIG. 4 is a diagram illustrating the contents of data on the data path line. In FIGS. 3 and 4, data DATA (^), (It
), (G) is the initial data of Memo January 2, and it is not known what kind of data is stored.

そこで、この期間は先に述べたようにラッチ回路１４の
出力が零になるようにランチ回路１４のクリア端子ＣＬ
ＩＩをｒＬＪにしている。従って、１回目の走査では信
号検出器５からの映像データのみがデータＯＡＴ＾（Ｂ
）　、　（Ｆ）　、　（１）としてメモリ１２に記憶さ
れる。データ０＾Ｔ＾（Ｃ）は、１回目の走査で得られ
たデータＯＡＴ＾（Ｂ）に２回目の走査で得られたデー
タを加算したものとなる。なお、メモリ１２はライト・
モード以外のときはリード・モードとなっていて、メモ
リ１２からのリード・データがラッチ回路１４の人力に
送られ、ランチ・クロックによりラッチされる。Therefore, during this period, the clear terminal CL of the launch circuit 14 is closed so that the output of the latch circuit 14 becomes zero, as described above.
II is set to rLJ. Therefore, in the first scan, only the video data from the signal detector 5 is data OAT^(B
), (F), (1) in the memory 12. Data 0^T^(C) is obtained by adding the data obtained in the second scan to the data OAT^(B) obtained in the first scan. Note that the memory 12 is a write/write
When it is not in the mode, it is in the read mode, and read data from the memory 12 is sent to the latch circuit 14 and latched by the launch clock.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれば、デー
タ・アクイジション部に含まれる積算部の入力として、
第１回目の走査の間メモリからのデータを加算せず、信
号検出器から送られてきた映像データのみをメモリに書
き込み、第２回目の走査から前回取り込んだ映像データ
とサンプリング中のデータとを加算してメモリに書き込
むようにするので、正確な映像データを線幅測定に使用
することができる。また、第１番目のサンプリング・ク
ロック、すなわち各ライン走査の第１発註の信号に対応
するアドレス・インクリメント信号を取り除くようにし
たので、データの書き込み及び読み出しのできないメモ
リがないようにすることができる。As is clear from the above description, according to the present invention, as an input to the integration section included in the data acquisition section,
During the first scan, only the video data sent from the signal detector is written into the memory without adding the data from the memory, and from the second scan, the previously captured video data and the data being sampled are combined. Since the data is added and written into memory, accurate video data can be used for line width measurement. In addition, since the first sampling clock, that is, the address increment signal corresponding to the first signal of each line scan, is removed, it is possible to ensure that there is no memory in which data cannot be written or read. can.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のデータ・アクィジション・システムの
１実施例構成を示す図、第２図は第１図に示すデータ・
アクィジション・システムの動作を説明するためのタイ
ムチャート、第３図は上述したデータ・アクイジション
部の動作の詳細を説明するタイムチャート、第４図はデ
ータ・パスライン上をデータの内容を説明する図、第５
図はディジタル・ラスター・スキャンを説明子る図、第
６図はディジタル・ライン・スキャンを説明する図であ
る。 １・・・電子銃、２・・・収束レンズ、３・・・偏向コ
イル、４・・・対物レンズ、５・・・信号検出器、６・
・・試料、７・・・サンプルホールド回路、８・・・Ａ
／Ｄ変換回路、９と１４・・・ランチ回路、１０・・・
加算器、１１・・・ゲート、１２と３１・・・メモリ、
１３・・・アドレス・カウンター、１５ないし１８・・
・ディレィ回路、１９ないし２１・・・ワンショット・
マルチ回路、２２ないし２４・・・ＦＦ（フリップ・フ
ロップ回路）、２５と２６・・・インバータ、２７・・
・アンド回路、２８・・・ナンド回路、２９・・・ノア
回路、３０・・・ＣＰＵ、３２・・・ディジタル・スキ
ャン・ジェネレータ、３３と３４・・・インターフェイ
ス。 特許出願人　　日本電子株式会社 代理人弁理士　阿　部　　龍　吉 プ　２　菌 ３ＲＱ　　＠　　　　　　　　　　′−−−−−Ｔ−プ
　３（２１ し０ トFIG. 1 is a diagram showing the configuration of one embodiment of the data acquisition system of the present invention, and FIG. 2 is a diagram showing the configuration of an embodiment of the data acquisition system of the present invention.
FIG. 3 is a time chart for explaining the operation of the acquisition system; FIG. 3 is a time chart for explaining the details of the operation of the data acquisition section mentioned above; FIG. 4 is a diagram for explaining the contents of data on the data path line. , 5th
The figure is a diagram for explaining digital raster scan, and FIG. 6 is a diagram for explaining digital line scan. DESCRIPTION OF SYMBOLS 1... Electron gun, 2... Converging lens, 3... Deflection coil, 4... Objective lens, 5... Signal detector, 6...
...Sample, 7...Sample hold circuit, 8...A
/D conversion circuit, 9 and 14... Launch circuit, 10...
Adder, 11...gate, 12 and 31...memory,
13...Address counter, 15 to 18...
・Delay circuit, 19 to 21...one shot・
Multi-circuit, 22 to 24...FF (flip-flop circuit), 25 and 26...inverter, 27...
- AND circuit, 28... NAND circuit, 29... NOR circuit, 30... CPU, 32... Digital scan generator, 33 and 34... Interface. Patent applicant: JEOL Co., Ltd. Representative Patent Attorney Ryu Abe

Claims (2)

【特許請求の範囲】[Claims] （１）複数の計測点のサンプリング・データを所定回数
積算してノイズの低減したサンプリング・データを記憶
手段に記憶するデータ・アクィジション・システムであ
って、サンプリング・データを記憶する記憶手段、該記
憶手段のアドレスを発生するアドレス発生手段、サンプ
リング・データと記憶手段に記憶されているデータとを
保持するデータ保持手段、及び加算手段を備え、記憶手
段は、アドレス発生手段で指定されたアドレスに従って
データ保持手段のサンプリング・データと記憶手段に記
憶されているデータとを加算手段により加算したデータ
が記憶され、アドレス発生手段は、サンプリング周期毎
にクリアされ、第１番目のサンプリング・データを記憶
するときはアドレス更新処理が禁止されることを特徴と
するデータ・アクィジション・システム。(1) A data acquisition system that accumulates sampling data from a plurality of measurement points a predetermined number of times and stores the noise-reduced sampling data in a storage device, the storage device for storing the sampling data; The storage means generates the data according to the address specified by the address generation means. The data obtained by adding the sampling data of the holding means and the data stored in the storage means by the adding means is stored, and the address generating means is cleared every sampling period, and when storing the first sampling data. is a data acquisition system characterized in that address update processing is prohibited. （２）複数の計測点のサンプリング・データを所定回数
積算してノイズの低減したサンプリング・データを記憶
手段に記憶するデータ・アクィジション・システムであ
って、サンプリング・データを記憶する記憶手段、該記
憶手段のアドレスを発生するアドレス発生手段、サンプ
リング・データと記憶手段に記憶されているデータとを
保持するデータ保持手段、及び加算手段を備え、記憶手
段は、アドレス発生手段で指定されたアドレスに従って
データ保持手段のサンプリング・データと記憶手段に記
憶されているデータとを加算手段により加算したデータ
が記憶され、データ保持手段は、積算処理開始後第１回
目のサンプリング周期が終了するまでの間記憶手段に記
憶されているデータの保持部をクリアしておくことを特
徴とするデータ・アクィジション・システム。(2) A data acquisition system that accumulates sampling data from a plurality of measurement points a predetermined number of times and stores the noise-reduced sampling data in a storage device, the storage device for storing the sampling data; The storage means generates the data according to the address specified by the address generation means. The data obtained by adding the sampling data of the holding means and the data stored in the storage means by the adding means is stored, and the data holding means is stored in the storage means from the start of the integration process until the end of the first sampling period. A data acquisition system characterized by clearing a storage unit for data stored in the data acquisition system.