JPS61112369A - 半導体装置 - Google Patents
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- JPS61112369A JPS61112369A JP59233109A JP23310984A JPS61112369A JP S61112369 A JPS61112369 A JP S61112369A JP 59233109 A JP59233109 A JP 59233109A JP 23310984 A JP23310984 A JP 23310984A JP S61112369 A JPS61112369 A JP S61112369A
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ペレット取付基板に関し、半導体装置に適用
して有効な技術に関するものである。
して有効な技術に関するものである。
コンピューター等の電子機器に、ＬＳＩ（大規模集積回
路）等の半導体装置を実装する場合、通常電源ノイズの
影響を避けるために、半導体装置のｉ４ ｆ！ＡＣＩｔ
Ａ子とグランド端子との間に、たとえばチップ型コンデ
ンサを接続することが行われている。
路）等の半導体装置を実装する場合、通常電源ノイズの
影響を避けるために、半導体装置のｉ４ ｆ！ＡＣＩｔ
Ａ子とグランド端子との間に、たとえばチップ型コンデ
ンサを接続することが行われている。
ところで、電子機器の小型化等の要請により半導体装置
を高密度で実装することが求められているが、前記の如
く実装基板上にコンデンサを別体として取り付ける場合
は、この要請に反することになる。
を高密度で実装することが求められているが、前記の如
く実装基板上にコンデンサを別体として取り付ける場合
は、この要請に反することになる。
その一方で、半導体装置自体に高集積化、マルチチップ
化が進み、消費電力が増大する１頃向にあり、それだけ
電源ノイズが半導体装置に与える影響が大きくなってき
ている。
化が進み、消費電力が増大する１頃向にあり、それだけ
電源ノイズが半導体装置に与える影響が大きくなってき
ている。
それ故、高密度実装に影響を与えない大容量のコンデン
サが、半導体装置の信頼性向上を達成する上に、是非と
も必要であることが本発明者により見い出された。
サが、半導体装置の信頼性向上を達成する上に、是非と
も必要であることが本発明者により見い出された。
なお、チップ型コンデンサについては、１９８０年１月
１５日、工業調査会発行、日本マイクロエレクトロニク
ス協会１ｉｒｌｃ化実装技術ＪＰ８８〜Ｐ９３に詳しく
説明されている。
１５日、工業調査会発行、日本マイクロエレクトロニク
ス協会１ｉｒｌｃ化実装技術ＪＰ８８〜Ｐ９３に詳しく
説明されている。
〔発明の目的〕
本発明の目的は、ペレット取付基板に関し、電源ノイズ
による半導体装置への影響を除去し、該半導体装置の信
頼性向上に伴動な技術を提供することにある。
による半導体装置への影響を除去し、該半導体装置の信
頼性向上に伴動な技術を提供することにある。
本発明の他の目的は、高密度実装に適した半導体装置を
提供することにもある。
提供することにもある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
をＴｍＪ’ｌに説明すれば、次の通りである。
をＴｍＪ’ｌに説明すれば、次の通りである。
すなわち、シリコンまたはセラミック等の基（反上に１
または２以上の配線層が形成されているペレット取付基
板に、少なくともグランド層が該基板のほぼ全面に被着
されているコンデンサを形成することにより、寸法上の
影響を与えることなく、大容量のコンデンサを内部に育
する、前記ペレット取付基板を備えてなる半導体装置を
製造することができることより、前記目的が達成される
ものである。
または２以上の配線層が形成されているペレット取付基
板に、少なくともグランド層が該基板のほぼ全面に被着
されているコンデンサを形成することにより、寸法上の
影響を与えることなく、大容量のコンデンサを内部に育
する、前記ペレット取付基板を備えてなる半導体装置を
製造することができることより、前記目的が達成される
ものである。
〔実施例１〕
第１図は、本発明による実施例１である半ぶ体
）＋１装置に備えられているペレット取
付基板を、ペレットを取り付けた状Ｉ―における拡大部
分断面図で示すものであり、第２図は本実施例１の半導
体装置を、そのほぼ中心を切る面における断面図で示す
ものである。 。
）＋１装置に備えられているペレット取
付基板を、ペレットを取り付けた状Ｉ―における拡大部
分断面図で示すものであり、第２図は本実施例１の半導
体装置を、そのほぼ中心を切る面における断面図で示す
ものである。 。
本実施例の半導体装置は、そのパッケージが、ノリコン
カーバイドを主成分とする材料からなるパッケージ法板
１、ムライトからなる枠体２および同しくムライトから
なるキャップ３で形成されてなるものである。そして、
パッケージ基讐反ｌの周囲にはり一ド４が該パッケージ
基板ｌと枠体２との１１市川ガラス５の間に埋設固定さ
れており、また枠体２とキャップ３とは同じく封止用ガ
ラス６で接着され、パッケージ内部にキャビティが形成
されている。
カーバイドを主成分とする材料からなるパッケージ法板
１、ムライトからなる枠体２および同しくムライトから
なるキャップ３で形成されてなるものである。そして、
パッケージ基讐反ｌの周囲にはり一ド４が該パッケージ
基板ｌと枠体２との１１市川ガラス５の間に埋設固定さ
れており、また枠体２とキャップ３とは同じく封止用ガ
ラス６で接着され、パッケージ内部にキャビティが形成
されている。
また、前記パッケージ基板１の裏面にはアルミニウム製
の放熱フィン７が熱伝導性接着剤８で取り付けられてい
る。
の放熱フィン７が熱伝導性接着剤８で取り付けられてい
る。
なお、パッケージ基板ｌは、特開昭５７−２５９１号公
報に示される、ノリコンカーバイド中に０．１〜３．５
重里％のベリリウムを含み、ホー／ ）プレスにより形
成されたセラミックからなるものである。
報に示される、ノリコンカーバイド中に０．１〜３．５
重里％のベリリウムを含み、ホー／ ）プレスにより形
成されたセラミックからなるものである。
これは、電気絶縁性、熱伝導性に優れ、シリコンに近い
熱膨張係数を持ち、機城的強度が大きいという特性を備
えているものである。
熱膨張係数を持ち、機城的強度が大きいという特性を備
えているものである。
前記パフケージのキャビティ内には、ペレット９が半田
バンブｌＧによりフェースダウンボンディングされてい
るシリコン（Ｓｉ）からなるマザーチップ１１がろう材
１２でパッケージ基板ｌ上面に取り付けられており、こ
のマザーチップ１１はリード４の内端部とワイヤ１３で
電気的に接着されている。
バンブｌＧによりフェースダウンボンディングされてい
るシリコン（Ｓｉ）からなるマザーチップ１１がろう材
１２でパッケージ基板ｌ上面に取り付けられており、こ
のマザーチップ１１はリード４の内端部とワイヤ１３で
電気的に接着されている。
本実施例１の特徴は、ペレット取付基板であるマザーチ
ップ１１にある。すなわち、第１図に示す如く、シリコ
ンからなる基板１４の上方の最上層にはペレット９を取
り付けるための配ｗＡ１５が酸化ケイ素膜からなる絶縁
層１６の上面に形成されており、８亥ｘ色縁層１６と基
を反１４との間には、該１４ｆｆ１４上面のパフシベー
シッン股上に第１層としてグランドＩｌ！！１７がアル
ミニウム層で、第２層として誘電体層１８が窒化ケイ素
膜で、第３層として電＃ｉ層＋９がアルミ３９１１層で
、それぞれｆＩＥ板１４のほぼ全面にわたってコンデン
サが形成されているものである。
ップ１１にある。すなわち、第１図に示す如く、シリコ
ンからなる基板１４の上方の最上層にはペレット９を取
り付けるための配ｗＡ１５が酸化ケイ素膜からなる絶縁
層１６の上面に形成されており、８亥ｘ色縁層１６と基
を反１４との間には、該１４ｆｆ１４上面のパフシベー
シッン股上に第１層としてグランドＩｌ！！１７がアル
ミニウム層で、第２層として誘電体層１８が窒化ケイ素
膜で、第３層として電＃ｉ層＋９がアルミ３９１１層で
、それぞれｆＩＥ板１４のほぼ全面にわたってコンデン
サが形成されているものである。
なお、グランドｌｆｆ１１７は左端部でワイヤ１３によ
りリード４に接続されているが、電源層１９は絶縁Ｊ１
５１６に形成したスルーホール（図示せず。
りリード４に接続されているが、電源層１９は絶縁Ｊ１
５１６に形成したスルーホール（図示せず。
）を介して該絶縁層１６に形成されている配線または電
極に４通されており、この配線または電極でリード４と
ワイヤボンディングされてなるものである。
極に４通されており、この配線または電極でリード４と
ワイヤボンディングされてなるものである。
また、このコンデンサはアルミニウムの蒸着と窒化ケイ
素のスパッタリングとにより容易に形成できるものであ
る。
素のスパッタリングとにより容易に形成できるものであ
る。
前記の如＜−７ｉ［１４のほぼ全面に広がる大型のコン
デンサを形成することにより、本実施例Ｉの半導体装置
の如く複数のペレットが１５載され、その消費電力が大
きいものであっても、−次的電工降下等の電源ノイズを
有効に防止できるものである。
デンサを形成することにより、本実施例Ｉの半導体装置
の如く複数のペレットが１５載され、その消費電力が大
きいものであっても、−次的電工降下等の電源ノイズを
有効に防止できるものである。
ちなみに、基普反１４に窒化ケイＴ：ｎりの厚さを０゜
５μ霧として２５ｗＸ１４ｓｓの大きさのコンデンサを
形成すると、窒化ケイ素の比誘電率が６であることより
、その静電界Ｉｃは０．０３７μＦとなる。
５μ霧として２５ｗＸ１４ｓｓの大きさのコンデンサを
形成すると、窒化ケイ素の比誘電率が６であることより
、その静電界Ｉｃは０．０３７μＦとなる。
〔実施例２〕
第３図は、本発明による実施例２である半導体装置に備
えられているペレット取付基板を、その拡大部分断面図
で示すものである。
えられているペレット取付基板を、その拡大部分断面図
で示すものである。
本実施例２の半導体装置は、概ね前記実施例１の半導体
装置と同一のものであり、ペレット取付基板に形成され
ているコンデンサにのみ違いがあるものである。
装置と同一のものであり、ペレット取付基板に形成され
ているコンデンサにのみ違いがあるものである。
すなわち、基板１４の上面に電Ｉ！Ｉｌ！層１９が、そ
の裏面に酸化ケイ素からなる絶縁層２０を介してグラン
ド層１７が、それぞれアルミニウムをほぼ全面に被着す
ることにより形成してなるものである。この場合、誘電
体は基板１４自体である。
の裏面に酸化ケイ素からなる絶縁層２０を介してグラン
ド層１７が、それぞれアルミニウムをほぼ全面に被着す
ることにより形成してなるものである。この場合、誘電
体は基板１４自体である。
本実施例１において、グランド用の配線２１をパフケー
ジ基板ｌ上面に形成し、所定部へ該配線ご延在させ、外
部との電気的接続を２成することができるものである。
ジ基板ｌ上面に形成し、所定部へ該配線ご延在させ、外
部との電気的接続を２成することができるものである。
〔実施例３〕
第４図は、本発明による実ｈｉ例３である半立体Ｗｎに
備えられているペレット取付基板を、その拡大部分断面
図で示すものである。
備えられているペレット取付基板を、その拡大部分断面
図で示すものである。
本実施例３の半導体装置は、概ね前記実施例１の半導体
装置と同一であり、前記実施例２と同様コンデンサのみ
相違するものである。
装置と同一であり、前記実施例２と同様コンデンサのみ
相違するものである。
すなわち、本実施例ではコンデンサがｕ４Ｆｉ１４裏面
に酸化ケイ素からなる絶縁層２０を介して、グランド層
１７、誘電体層１日、電源層１９がそれぞれ基板１４の
番よぼ全面に被着形成されているものである。その材料
は実施例１と同しであるつ本実施例３の場合は、電源用
配線（図示セす。
に酸化ケイ素からなる絶縁層２０を介して、グランド層
１７、誘電体層１日、電源層１９がそれぞれ基板１４の
番よぼ全面に被着形成されているものである。その材料
は実施例１と同しであるつ本実施例３の場合は、電源用
配線（図示セす。
）およびグランド用配置５２１のそれぞれを、パンケー
ジ基板上面に形成することにより、所定部へ延在させて
外部との電気的接続が可１ｍである。
ジ基板上面に形成することにより、所定部へ延在させて
外部との電気的接続が可１ｍである。
（１）、シリコンまたはセラミック婢の凸（反上に１ま
たは２以上の配線層が形成されているペレット取付基板
に、少なくともグランド層が該基板のほぼ全面にわたっ
て被着されているコンデンサを形成することにより、寸
法を庇えることなく、大容量のコンデンサを内蔵する前
記ペレット取付基板を備えてなる半導体装置を製造する
ことができることより、高集積度のペレットまたは複数
ペレットを搭載する半導体装置についても、電源ノイズ
によるｗ５￥ＩＩを防止できるものである。
たは２以上の配線層が形成されているペレット取付基板
に、少なくともグランド層が該基板のほぼ全面にわたっ
て被着されているコンデンサを形成することにより、寸
法を庇えることなく、大容量のコンデンサを内蔵する前
記ペレット取付基板を備えてなる半導体装置を製造する
ことができることより、高集積度のペレットまたは複数
ペレットを搭載する半導体装置についても、電源ノイズ
によるｗ５￥ＩＩを防止できるものである。
（２）、前記＋１１により、別体からなるコンデンサを
使用する必要がないので、前記半導体装置を高密度に実
装することができる。
使用する必要がないので、前記半導体装置を高密度に実
装することができる。
（３ン、グランド層および’ｔｒｉｌ１層の両者を基板
のほぼ全面に被着してなるコンデンサを形成することに
より、極めて容量の大きなコンデンサを内蔵するペレッ
ト取付基板を形成できる。
のほぼ全面に被着してなるコンデンサを形成することに
より、極めて容量の大きなコンデンサを内蔵するペレッ
ト取付基板を形成できる。
（４）、前記ｆｉｌ〜（３）により、小型でかつ信頼性
の高いｎり記（］】に記載した半導体装ｎを実装してな
る電子ｉ器を１足（共できる。
の高いｎり記（］】に記載した半導体装ｎを実装してな
る電子ｉ器を１足（共できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、コンデンサは電源層およびグランド層の双方
をほぼ基板全面に形成したものについて示したが、これ
に限るものでなく電源層については部分的に形成するも
のであってもよい。
をほぼ基板全面に形成したものについて示したが、これ
に限るものでなく電源層については部分的に形成するも
のであってもよい。
また、グランド層および電源層の関係は実施例に示した
ものに限るものでなく、位置関係が逆のものであっても
よいことはいうまでもない。
ものに限るものでなく、位置関係が逆のものであっても
よいことはいうまでもない。
さらに、実施例においては、全て単Ｎ構造のコンデンサ
について説明したが、これに限らず、２以上に１ｎＷＪ
シてなるコンデンサを形成してもよいことはいうまでも
な（、このように１ｆｌｌ？！コンデンサを形成するこ
とにより、・さらに静電容量の増大を達成できるもので
ある。
について説明したが、これに限らず、２以上に１ｎＷＪ
シてなるコンデンサを形成してもよいことはいうまでも
な（、このように１ｆｌｌ？！コンデンサを形成するこ
とにより、・さらに静電容量の増大を達成できるもので
ある。
なお、コンデンサ形成材料は実施例に示したものに限定
されないことはいうまでもない。
されないことはいうまでもない。
また、マザーチップ１１としては、シリコンで形成した
ものについて示したが、それに限るものでなく、シリコ
ンカーバイドを主成分とずろ材料等のセラミックで形成
するものであってもよいことはいうまでもない。
ものについて示したが、それに限るものでなく、シリコ
ンカーバイドを主成分とずろ材料等のセラミックで形成
するものであってもよいことはいうまでもない。
〔利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるマザーチ
ップに適用した場合について説明したが、それに限定さ
れるものではなく、たとえば、ペレットを直接取り付け
るパッケージ基板についても適用して伴動な技術である
。
をその背景となった利用分野である、いわゆるマザーチ
ップに適用した場合について説明したが、それに限定さ
れるものではなく、たとえば、ペレットを直接取り付け
るパッケージ基板についても適用して伴動な技術である
。
第１図は、本発明による実ａ（Ｍｌである半導体装置に
搭載されているペレット取付ＩＪ板であるマザーチップ
を示す拡大部分断面図、 第２図は、本実施例１の半導体装置を示す断面図、 第３図は・本発明″−８実施例２である半導体
、・。 装置に搭載されているマザーチップを示す拡大部分断面
図、 第４図は、本発明による実施例３である半導体装置に搭
載されているマザーチップを示す拡大部分断面図である
。 ｌ・・・パノケ・−ジ基板、２・・・枠体、３・・・キ
ャップ、４・・・リード、５．６・・・封止用ガラス、
７・・・放熱フィン、８・・・接着剤、９・・・ペレフ
）、１０・・・半田バンプ、１１・・・マザーチップ、
１２・・・ろう材、１３・・・ワイヤ、１４・・・基板
、１５・・・配線、１６・・・絶縁層、１７・・・グラ
ンド層、１８・・・誘電体層、１９・・・電源層、２ｏ
・・・絶縁層、２１・・・配線。 第 １ 図 デ 第 ２ 図
搭載されているペレット取付ＩＪ板であるマザーチップ
を示す拡大部分断面図、 第２図は、本実施例１の半導体装置を示す断面図、 第３図は・本発明″−８実施例２である半導体
、・。 装置に搭載されているマザーチップを示す拡大部分断面
図、 第４図は、本発明による実施例３である半導体装置に搭
載されているマザーチップを示す拡大部分断面図である
。 ｌ・・・パノケ・−ジ基板、２・・・枠体、３・・・キ
ャップ、４・・・リード、５．６・・・封止用ガラス、
７・・・放熱フィン、８・・・接着剤、９・・・ペレフ
）、１０・・・半田バンプ、１１・・・マザーチップ、
１２・・・ろう材、１３・・・ワイヤ、１４・・・基板
、１５・・・配線、１６・・・絶縁層、１７・・・グラ
ンド層、１８・・・誘電体層、１９・・・電源層、２ｏ
・・・絶縁層、２１・・・配線。 第 １ 図 デ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、基板上に１または２以上の配線層が形成されている
ペレット取付基板に、少なくともグランド層が該基板の
ほぼ全面に被着されてなるコンデンサが形成されてなる
半導体装置。 ２、コンデンサの電源層も基板のほぼ全面にわたって形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、コンデンサが基板上面と配線層の間に形成されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 ４、電源層およびグランド層が基板を挟んで形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ５、コンデンサが基板裏面に形成されていることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ６、コンデンサが２層以上で形成されていることを特徴
とする特許請求の範囲第３項または第５項記載の半導体
装置。 ７、電源層およびグランド層がアルミニウムで形成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。 ８、ペレット取付基板がマザーチップであることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233109A JPS61112369A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233109A JPS61112369A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112369A true JPS61112369A (ja) | 1986-05-30 |
Family
ID=16949911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233109A Pending JPS61112369A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
-
1984
- 1984-11-07 JP JP59233109A patent/JPS61112369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
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