JPS61112369A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ペレット取付基板に関し、半導体装置に適用
して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a pellet mounting board, and relates to a technique that is effective when applied to a semiconductor device.
コンピューター等の電子機器に、ＬＳＩ（大規模集積回
路）等の半導体装置を実装する場合、通常電源ノイズの
影響を避けるために、半導体装置のｉ４ ｆ！ＡＣＩｔ
Ａ子とグランド端子との間に、たとえばチップ型コンデ
ンサを接続することが行われている。When mounting a semiconductor device such as an LSI (Large-Scale Integrated Circuit) in an electronic device such as a computer, the i4 f! ACIt
For example, a chip type capacitor is connected between the A terminal and the ground terminal.
ところで、電子機器の小型化等の要請により半導体装置
を高密度で実装することが求められているが、前記の如
く実装基板上にコンデンサを別体として取り付ける場合
は、この要請に反することになる。Incidentally, demands for miniaturization of electronic devices require high-density packaging of semiconductor devices, but mounting capacitors separately on the mounting board as described above goes against this requirement. .
その一方で、半導体装置自体に高集積化、マルチチップ
化が進み、消費電力が増大する１頃向にあり、それだけ
電源ノイズが半導体装置に与える影響が大きくなってき
ている。On the other hand, as semiconductor devices themselves become more highly integrated and multi-chip, their power consumption is on the verge of increasing, and the influence of power supply noise on semiconductor devices is increasing accordingly.
それ故、高密度実装に影響を与えない大容量のコンデン
サが、半導体装置の信頼性向上を達成する上に、是非と
も必要であることが本発明者により見い出された。Therefore, the inventors have discovered that a large capacitance capacitor that does not affect high-density packaging is absolutely necessary in order to improve the reliability of semiconductor devices.
なお、チップ型コンデンサについては、１９８０年１月
１５日、工業調査会発行、日本マイクロエレクトロニク
ス協会１ｉｒｌｃ化実装技術ＪＰ８８〜Ｐ９３に詳しく
説明されている。Note that chip type capacitors are explained in detail in Japan Microelectronics Association 1irlc Mounting Technology JP88-P93 published by Kogyo Kenkyukai on January 15, 1980.
〔発明の目的〕
本発明の目的は、ペレット取付基板に関し、電源ノイズ
による半導体装置への影響を除去し、該半導体装置の信
頼性向上に伴動な技術を提供することにある。[Object of the Invention] An object of the present invention is to provide a technique for eliminating the influence of power supply noise on a semiconductor device and improving the reliability of the semiconductor device regarding a pellet mounting board.
本発明の他の目的は、高密度実装に適した半導体装置を
提供することにもある。Another object of the present invention is to provide a semiconductor device suitable for high-density packaging.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
をＴｍＪ’ｌに説明すれば、次の通りである。A summary of typical inventions disclosed in this application is as follows.
すなわち、シリコンまたはセラミック等の基（反上に１
または２以上の配線層が形成されているペレット取付基
板に、少なくともグランド層が該基板のほぼ全面に被着
されているコンデンサを形成することにより、寸法上の
影響を与えることなく、大容量のコンデンサを内部に育
する、前記ペレット取付基板を備えてなる半導体装置を
製造することができることより、前記目的が達成される
ものである。That is, a base of silicon or ceramic (1 on the opposite side)
Alternatively, by forming a capacitor with at least a ground layer covering almost the entire surface of the pellet mounting board on which two or more wiring layers are formed, large capacitance can be achieved without affecting the dimensions. The above object is achieved because it is possible to manufacture a semiconductor device comprising the pellet mounting substrate in which a capacitor is grown.
〔実施例１〕
第１図は、本発明による実施例１である半ぶ体
）＋１装置に備えられているペレット取
付基板を、ペレットを取り付けた状Ｉ―における拡大部
分断面図で示すものであり、第２図は本実施例１の半導
体装置を、そのほぼ中心を切る面における断面図で示す
ものである。 。[Example 1] Fig. 1 shows a half body according to Example 1 of the present invention.
)+1 The pellet mounting board provided in the device is shown in an enlarged partial cross-sectional view in the state I- with pellets attached, and FIG. This is shown in a cross-sectional view at . .
本実施例の半導体装置は、そのパッケージが、ノリコン
カーバイドを主成分とする材料からなるパッケージ法板
１、ムライトからなる枠体２および同しくムライトから
なるキャップ３で形成されてなるものである。そして、
パッケージ基讐反ｌの周囲にはり一ド４が該パッケージ
基板ｌと枠体２との１１市川ガラス５の間に埋設固定さ
れており、また枠体２とキャップ３とは同じく封止用ガ
ラス６で接着され、パッケージ内部にキャビティが形成
されている。In the semiconductor device of this embodiment, the package is formed of a package plate 1 made of a material mainly composed of Noricon carbide, a frame 2 made of mullite, and a cap 3 also made of mullite. . and,
A glue 4 is embedded and fixed around the package substrate 1 between the Ichikawa glass 5 of the package substrate 1 and the frame 2, and the frame 2 and the cap 3 are also made of sealing glass. 6, and a cavity is formed inside the package.
また、前記パッケージ基板１の裏面にはアルミニウム製
の放熱フィン７が熱伝導性接着剤８で取り付けられてい
る。Further, a heat radiation fin 7 made of aluminum is attached to the back surface of the package substrate 1 with a thermally conductive adhesive 8.
なお、パッケージ基板ｌは、特開昭５７−２５９１号公
報に示される、ノリコンカーバイド中に０．１〜３．５
重里％のベリリウムを含み、ホー／ ）プレスにより形
成されたセラミックからなるものである。Note that the package substrate l is made of Noricon carbide containing 0.1 to 3.5
It is made of ceramic containing 10% beryllium and formed by a ho/ ) press.
これは、電気絶縁性、熱伝導性に優れ、シリコンに近い
熱膨張係数を持ち、機城的強度が大きいという特性を備
えているものである。This material has excellent electrical insulation and thermal conductivity, a coefficient of thermal expansion close to that of silicon, and high mechanical strength.
前記パフケージのキャビティ内には、ペレット９が半田
バンブｌＧによりフェースダウンボンディングされてい
るシリコン（Ｓｉ）からなるマザーチップ１１がろう材
１２でパッケージ基板ｌ上面に取り付けられており、こ
のマザーチップ１１はリード４の内端部とワイヤ１３で
電気的に接着されている。In the cavity of the puff cage, a mother chip 11 made of silicon (Si) to which pellets 9 are face-down bonded by solder bumps 1G is attached to the upper surface of the package substrate 1 with a brazing material 12. It is electrically bonded to the inner end of the lead 4 with a wire 13.
本実施例１の特徴は、ペレット取付基板であるマザーチ
ップ１１にある。すなわち、第１図に示す如く、シリコ
ンからなる基板１４の上方の最上層にはペレット９を取
り付けるための配ｗＡ１５が酸化ケイ素膜からなる絶縁
層１６の上面に形成されており、８亥ｘ色縁層１６と基
を反１４との間には、該１４ｆｆ１４上面のパフシベー
シッン股上に第１層としてグランドＩｌ！！１７がアル
ミニウム層で、第２層として誘電体層１８が窒化ケイ素
膜で、第３層として電＃ｉ層＋９がアルミ３９１１層で
、それぞれｆＩＥ板１４のほぼ全面にわたってコンデン
サが形成されているものである。The feature of the first embodiment is the mother chip 11, which is a pellet mounting board. That is, as shown in FIG. 1, in the uppermost layer above the substrate 14 made of silicon, a wiring A15 for attaching the pellet 9 is formed on the upper surface of the insulating layer 16 made of a silicon oxide film, and Between the edge layer 16 and the base 14, there is a first layer of ground Il! ! 17 is an aluminum layer, the dielectric layer 18 as the second layer is a silicon nitride film, and the third layer is an aluminum 3911 layer as the electrode #i layer +9, and a capacitor is formed over almost the entire surface of the fIE board 14. It is.
なお、グランドｌｆｆ１１７は左端部でワイヤ１３によ
りリード４に接続されているが、電源層１９は絶縁Ｊ１
５１６に形成したスルーホール（図示せず。Note that the ground lff117 is connected to the lead 4 by the wire 13 at the left end, but the power layer 19 is connected to the insulation J1.
A through hole formed at 516 (not shown).
）を介して該絶縁層１６に形成されている配線または電
極に４通されており、この配線または電極でリード４と
ワイヤボンディングされてなるものである。) are passed through four wirings or electrodes formed on the insulating layer 16, and are wire-bonded to the leads 4 using these wirings or electrodes.
また、このコンデンサはアルミニウムの蒸着と窒化ケイ
素のスパッタリングとにより容易に形成できるものであ
る。Further, this capacitor can be easily formed by vapor deposition of aluminum and sputtering of silicon nitride.
前記の如＜−７ｉ［１４のほぼ全面に広がる大型のコン
デンサを形成することにより、本実施例Ｉの半導体装置
の如く複数のペレットが１５載され、その消費電力が大
きいものであっても、−次的電工降下等の電源ノイズを
有効に防止できるものである。By forming a large capacitor that spreads over almost the entire surface of <-7i[14 as described above, even if a plurality of pellets are mounted on 15 as in the semiconductor device of Example I and its power consumption is large, - It can effectively prevent power supply noise such as secondary electrician drop.
ちなみに、基普反１４に窒化ケイＴ：ｎりの厚さを０゜
５μ霧として２５ｗＸ１４ｓｓの大きさのコンデンサを
形成すると、窒化ケイ素の比誘電率が６であることより
、その静電界Ｉｃは０．０３７μＦとなる。By the way, when forming a capacitor with a size of 25w x 14ss using silicon nitride T:n with a thickness of 0°5μ on the base fabric 14, since the dielectric constant of silicon nitride is 6, the electrostatic field Ic will be It becomes 0.037 μF.
〔実施例２〕
第３図は、本発明による実施例２である半導体装置に備
えられているペレット取付基板を、その拡大部分断面図
で示すものである。[Embodiment 2] FIG. 3 is an enlarged partial sectional view of a pellet mounting board included in a semiconductor device according to Embodiment 2 of the present invention.
本実施例２の半導体装置は、概ね前記実施例１の半導体
装置と同一のものであり、ペレット取付基板に形成され
ているコンデンサにのみ違いがあるものである。The semiconductor device of Example 2 is generally the same as the semiconductor device of Example 1, and the only difference is the capacitor formed on the pellet mounting board.
すなわち、基板１４の上面に電Ｉ！Ｉｌ！層１９が、そ
の裏面に酸化ケイ素からなる絶縁層２０を介してグラン
ド層１７が、それぞれアルミニウムをほぼ全面に被着す
ることにより形成してなるものである。この場合、誘電
体は基板１４自体である。That is, the electric current I! is applied to the upper surface of the substrate 14! Il! The ground layer 17 is formed by depositing aluminum almost entirely on the back surface of the layer 19 with an insulating layer 20 made of silicon oxide interposed therebetween. In this case, the dielectric is the substrate 14 itself.
本実施例１において、グランド用の配線２１をパフケー
ジ基板ｌ上面に形成し、所定部へ該配線ご延在させ、外
部との電気的接続を２成することができるものである。In the first embodiment, a ground wiring 21 is formed on the upper surface of the puff cage substrate l, and the wiring is extended to a predetermined portion, thereby making it possible to form two electrical connections with the outside.
〔実施例３〕
第４図は、本発明による実ｈｉ例３である半立体Ｗｎに
備えられているペレット取付基板を、その拡大部分断面
図で示すものである。[Embodiment 3] FIG. 4 is an enlarged partial sectional view of a pellet mounting board provided in a half-solid Wn which is a third practical example of the present invention.
本実施例３の半導体装置は、概ね前記実施例１の半導体
装置と同一であり、前記実施例２と同様コンデンサのみ
相違するものである。The semiconductor device of the third embodiment is generally the same as the semiconductor device of the first embodiment, and is different from the second embodiment only in the capacitor.
すなわち、本実施例ではコンデンサがｕ４Ｆｉ１４裏面
に酸化ケイ素からなる絶縁層２０を介して、グランド層
１７、誘電体層１日、電源層１９がそれぞれ基板１４の
番よぼ全面に被着形成されているものである。その材料
は実施例１と同しであるつ本実施例３の場合は、電源用
配線（図示セす。That is, in this embodiment, a capacitor is formed on the back surface of the u4Fi 14 with an insulating layer 20 made of silicon oxide interposed therebetween, and a ground layer 17, a dielectric layer 1, and a power layer 19, each of which is adhered to almost the entire surface of the substrate 14. It is something. The material is the same as in Example 1, but in the case of Example 3, the power supply wiring (not shown) is used.
）およびグランド用配置５２１のそれぞれを、パンケー
ジ基板上面に形成することにより、所定部へ延在させて
外部との電気的接続が可１ｍである。) and the ground arrangement 521 are formed on the upper surface of the pan cage substrate, so that electrical connection with the outside can be made by extending to a predetermined portion by 1 m.
（１）、シリコンまたはセラミック婢の凸（反上に１ま
たは２以上の配線層が形成されているペレット取付基板
に、少なくともグランド層が該基板のほぼ全面にわたっ
て被着されているコンデンサを形成することにより、寸
法を庇えることなく、大容量のコンデンサを内蔵する前
記ペレット取付基板を備えてなる半導体装置を製造する
ことができることより、高集積度のペレットまたは複数
ペレットを搭載する半導体装置についても、電源ノイズ
によるｗ５￥ＩＩを防止できるものである。(1) Forming a capacitor in which at least a ground layer is coated over almost the entire surface of the pellet mounting board on which one or more wiring layers are formed on the convex surface of a silicon or ceramic layer. As a result, it is possible to manufacture a semiconductor device equipped with the above-mentioned pellet mounting board containing a large-capacity capacitor without compromising the dimensions. , it is possible to prevent w5\II caused by power supply noise.
（２）、前記＋１１により、別体からなるコンデンサを
使用する必要がないので、前記半導体装置を高密度に実
装することができる。(2) Due to +11, there is no need to use a separate capacitor, so the semiconductor device can be mounted with high density.
（３ン、グランド層および’ｔｒｉｌ１層の両者を基板
のほぼ全面に被着してなるコンデンサを形成することに
より、極めて容量の大きなコンデンサを内蔵するペレッ
ト取付基板を形成できる。(By forming a capacitor in which both the ground layer and the 'tril1 layer are coated on almost the entire surface of the board, a pellet-mounted board containing a very large capacitance capacitor can be formed.
（４）、前記ｆｉｌ〜（３）により、小型でかつ信頼性
の高いｎり記（］】に記載した半導体装ｎを実装してな
る電子ｉ器を１足（共できる。(4) With the above-mentioned fil to (3), it is possible to share one pair of electronic devices equipped with the small and highly reliable semiconductor device n described in the following.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Nor.
たとえば、コンデンサは電源層およびグランド層の双方
をほぼ基板全面に形成したものについて示したが、これ
に限るものでなく電源層については部分的に形成するも
のであってもよい。For example, although the capacitor is shown in which both the power supply layer and the ground layer are formed substantially over the entire surface of the substrate, the present invention is not limited to this, and the power supply layer may be formed only partially.
また、グランド層および電源層の関係は実施例に示した
ものに限るものでなく、位置関係が逆のものであっても
よいことはいうまでもない。Further, the relationship between the ground layer and the power layer is not limited to that shown in the embodiment, and it goes without saying that the positional relationship may be reversed.
さらに、実施例においては、全て単Ｎ構造のコンデンサ
について説明したが、これに限らず、２以上に１ｎＷＪ
シてなるコンデンサを形成してもよいことはいうまでも
な（、このように１ｆｌｌ？！コンデンサを形成するこ
とにより、・さらに静電容量の増大を達成できるもので
ある。Furthermore, in the embodiments, all capacitors have a single N structure, but the capacitors are not limited to this.
Needless to say, it is possible to form a capacitor with a total capacitance (by forming a 1Fll capacitor in this way, it is possible to further increase the capacitance).
なお、コンデンサ形成材料は実施例に示したものに限定
されないことはいうまでもない。Note that it goes without saying that the capacitor forming materials are not limited to those shown in the examples.
また、マザーチップ１１としては、シリコンで形成した
ものについて示したが、それに限るものでなく、シリコ
ンカーバイドを主成分とずろ材料等のセラミックで形成
するものであってもよいことはいうまでもない。Further, although the mother chip 11 is shown as being made of silicon, it is needless to say that the mother chip 11 is not limited to this, and may be made of silicon carbide as the main component and ceramic such as Zuro material. .
〔利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるマザーチ
ップに適用した場合について説明したが、それに限定さ
れるものではなく、たとえば、ペレットを直接取り付け
るパッケージ基板についても適用して伴動な技術である
。[Field of Application] In the above explanation, the invention made by the present inventor was mainly applied to the so-called mother chip, which is the field of application that formed the background of the invention, but the invention is not limited thereto. This technology can also be applied to package substrates that are directly attached.
第１図は、本発明による実ａ（Ｍｌである半導体装置に
搭載されているペレット取付ＩＪ板であるマザーチップ
を示す拡大部分断面図、
第２図は、本実施例１の半導体装置を示す断面図、
第３図は・本発明″−８実施例２である半導体
、・。
装置に搭載されているマザーチップを示す拡大部分断面
図、
第４図は、本発明による実施例３である半導体装置に搭
載されているマザーチップを示す拡大部分断面図である
。
ｌ・・・パノケ・−ジ基板、２・・・枠体、３・・・キ
ャップ、４・・・リード、５．６・・・封止用ガラス、
７・・・放熱フィン、８・・・接着剤、９・・・ペレフ
）、１０・・・半田バンプ、１１・・・マザーチップ、
１２・・・ろう材、１３・・・ワイヤ、１４・・・基板
、１５・・・配線、１６・・・絶縁層、１７・・・グラ
ンド層、１８・・・誘電体層、１９・・・電源層、２ｏ
・・・絶縁層、２１・・・配線。
第 １ 図
デ
第 ２ 図FIG. 1 is an enlarged partial sectional view showing a mother chip, which is a pellet mounting IJ plate, mounted on a semiconductor device of the present invention, which is an actual A (Ml), and FIG. 2 shows a semiconductor device of the first embodiment. A cross-sectional view, FIG. 3 shows a semiconductor according to the second embodiment of the present invention''-8.
,・. Embodiment 3 FIG. 4 is an enlarged partial sectional view showing a mother chip installed in a semiconductor device according to a third embodiment of the present invention. l... Panoke-ji board, 2... Frame, 3... Cap, 4... Lead, 5.6... Glass for sealing,
7... Heat dissipation fin, 8... Adhesive, 9... Pelefu), 10... Solder bump, 11... Mother chip,
DESCRIPTION OF SYMBOLS 12... Brazing metal, 13... Wire, 14... Substrate, 15... Wiring, 16... Insulating layer, 17... Ground layer, 18... Dielectric layer, 19...・Power layer, 2o
...Insulating layer, 21...Wiring. Figure 1 and Figure 2
Claims (1)
ペレット取付基板に、少なくともグランド層が該基板の
ほぼ全面に被着されてなるコンデンサが形成されてなる
半導体装置。 ２、コンデンサの電源層も基板のほぼ全面にわたって形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、コンデンサが基板上面と配線層の間に形成されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 ４、電源層およびグランド層が基板を挟んで形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ５、コンデンサが基板裏面に形成されていることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ６、コンデンサが２層以上で形成されていることを特徴
とする特許請求の範囲第３項または第５項記載の半導体
装置。 ７、電源層およびグランド層がアルミニウムで形成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。 ８、ペレット取付基板がマザーチップであることを特徴
とする特許請求の範囲第１項記載の半導体装置。[Claims] 1. A semiconductor in which a capacitor is formed on a pellet-mounted substrate on which one or more wiring layers are formed, and at least a ground layer is coated on almost the entire surface of the substrate. Device. 2. The semiconductor device according to claim 1, wherein the power supply layer of the capacitor is also formed over almost the entire surface of the substrate. 3. The semiconductor device according to claim 1, wherein the capacitor is formed between the upper surface of the substrate and the wiring layer. 4. The semiconductor device according to claim 1, wherein the power supply layer and the ground layer are formed with a substrate sandwiched therebetween. 5. The semiconductor device according to claim 1, wherein the capacitor is formed on the back surface of the substrate. 6. The semiconductor device according to claim 3 or 5, wherein the capacitor is formed of two or more layers. 7. The semiconductor device according to claim 1, wherein the power supply layer and the ground layer are made of aluminum. 8. The semiconductor device according to claim 1, wherein the pellet mounting substrate is a mother chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233109A JPS61112369A (en) | 1984-11-07 | 1984-11-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233109A JPS61112369A (en) | 1984-11-07 | 1984-11-07 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112369A true JPS61112369A (en) | 1986-05-30 |
Family
ID=16949911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233109A Pending JPS61112369A (en) | 1984-11-07 | 1984-11-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112369A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
-
1984
- 1984-11-07 JP JP59233109A patent/JPS61112369A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
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